• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제20권10호
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• pp.1935-1940
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• 2016

본 논문에서는 RC 시정수 회로를 포함하는 비교기를 이용해 보조 전하펌프를 제어하여 루프 필터 출력 전압 변동 폭을 최소화 하는 위상고정루프(PLL)를 제안하였다. 루프 필터의 출력 전압변화는 작은 시정수 값을 가지는 RC와 큰 시정수 값을 가지는 RC를 통해 비교기의 입력으로 각각 전달된다. 작은 시정수를 가지는 RC는 루프 필터의 신호의 변화를 빠르게 전달하는 반면 큰 시정수를 가지는 RC는 루프 필터의 신호를 매우 느리게 전달하여 일정한 크기의 전압과 같이 동작한다. 비교기의 출력 신호는 보조 전하펌프를 제어하고, 이는 전압제어발진기(VCO)의 입력 전압 변동 폭을 줄여준다. 그러므로 제안한 위상고정루프는 위상 잡음이 많이 제거된 신호를 생성한다. 제안된 위상고정 루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.697-699
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• 2017

본 논문에서는 D 플립플롭과 보조 전하펌프를 사용하여 작은 크기의 위상고정루프를 제안하였다. 단일 커패시터를 사용하여 크기가 작기 때문에 위상고정루프의 집적화가 가능하다. 제안된 위상고정루프는 HSPICE로 시뮬레이션 하였으며, 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.71-72
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• 2015

본 논문에서는 CPW(Coplanar waveguide) 급전되는 평면 루프 슬롯을 2.45 GHz 대역 Wi-Fi용으로 소형화 설계하는 방법에 대해 연구하였다. 제안된 구조는 직사각형 형태의 CPW 급전 루프 슬롯 안테나를 기본형으로 하여 내부 패치에 슬롯을 좌우 대칭으로 여러 개 수직 방향으로 배치한 안테나이며, FR4 기판의 한 면에 인쇄된다. 여러 가지 파라미터 값들이 안테나의 특성에 미치는 영향을 관찰하고 기존 루프 슬롯 안테나를 소형화하는 방법에 대해 연구하였다. FR4 기판에 $80mm{\times}50mm$ 크기로 2.45 GHz 대역용으로 설계된 안테나의 특성을 시뮬레이션을 통해 분석하였다.

• 한국정보전자통신기술학회논문지
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• 제11권5호
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• pp.531-537
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• 2018

스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.651-657
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• 2018

스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2444-2450
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• 2011

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.

• 전력전자학회논문지
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• 제10권4호
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• pp.347-355
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• 2005

본 논문에서는 평균전류모드제어를 이용하는 컨버터의 연속시간 소신호 모델을 구한다. 평균전류모드제어에 일반적으로 사용되는 보상기를 적용한 컨버터의 해석을 위해 샘플러를 전류루프에 포함시켜 해석한다. 기존 모델에서는 정확히 해석하기 어려웠던 전류루프 이득의 고주파 영역 해석이 제안한 모델을 이용함으로 쉽게 해결할 수 있으며, 시스템의 안정성을 결정하는 고주파 영역에서의 주파수 응답 특성을 제안한 모델이 우수한 성능으로 예측 가능함을 보인다. 이를 위해 평균전류모드제어에서 전류루프에 샘플러가 포함된 모델을 제시하고 이 샘플러에 대한 연속시간 모델을 구하여 평균전류모드제어의 연속시간 모델을 구한다. 제안한 새로운 연속시간 소신호 모델을 이용한 예측 결과를 스위칭 모델 시뮬레이션 프로그램인 PSIM을 이용한 시뮬레이션 결과 및 실험결과와 비교하여 제안한 새로운 연속시간 소신호 모델의 우수성을 확인한다

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 추계학술대회 논문집
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• pp.221-222
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• 2012

3대의 인버터를 이용한 루프형 LSM 소형 시험장치의 섹션전환 기법의 모델링 방법에 대한 연구를 수행하였다. 원통형 동기 전동기를 선형 전동기로 변환하여 모델링을 하였다. 3대의 인버터가 교차되어 있는 형태이므로 Section Change시 변하는 역기전력에 따른 Force변화와 Jerk에 대해 시뮬레이션을 통하여 결과를 도출하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.542-543
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• 2012

본 논문에서는 저항성 수하제어 방식과 단일루프 강인 전압 제어기를 적용하여 단상 UPS 인버터의 비통신선 방식 5-병렬 운전 결과를 기술한다. 단일 루프 강인 전압 제어기를 이용해 단상 3kVA UPS 인버터 5대로 병렬운전 환경을 구축하였고, 저항성 주파수-전압 강하 방식의 수하 제어를 이용하여 저항 부하와 선형 부하에 대한 전력분담 특성을 PSIM 시뮬레이션을 통하여 확인하였다.