• 한국전자파학회논문지
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• 제19권6호
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• pp.597-602
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• 2008

본 논문은 고출력 전자파에 따른 CMOS IC 소자의 피해 효과와 회복 시간을 알아보았다. 고출력 전자파 발생 장치는 마그네트론을 사용하였고, CMOS 인버터의 오동작/부동작 판별법은 유관 식별이 가능한 LED 회로로 구성하였다. 그리고 고출력 전자파에 의해 오동작된 CMOS 인버터의 전원 전류와 회복 시간을 관찰하였다. 그 결과, 전계 강도가 약 9.9 kV/m에서의 전원 전류는 정상 전류의 2.14배가 증가하였다. 이는 래치업에 의한 CMOS 인버터가 오작동된 것을 확인할 수 있었다. 또한, COMS 인버터의 파괴는 컴포넌트, 온칩와이어, 그리고 본딩 와이어에서 다른 형태로 관찰하였다 위 실험 결과로, 전자 장비의 고출력 전자파 장해에 대한 이해를 돕는데 기초 자료로 활용될 것으로 예측된다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.54-60
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• 2007

본 연구에서는 고속 I/0 인터페이스용 ESD(Electro-Static Discharge)보호소자로서 SCR(Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD보호소자인 N/P-type Low Voltage Triggered Silicon-Controlled Rectifier(NPLVTSCR)을 제안하였다. 제안된 NPLVTSCR은 기존 SCR이 갖는 높은 트리거 전압($\sim$20V)을 낮추고 ($\sim$5V) 또한 정상상태에서의 보호소자의 래치업 현상을 줄일 수 있다. 본 연구에서 제안된 NPLVTSCR의 전기적 특성 및 ESB감내특성을 확인하기 위하여 TCAD툴을 이용하여 시뮬레이션을 수행하였으며, 또한 TSMC 90nm공정에서 테스트 패턴을 제작하여 측정을 수행하였다. 시뮬레이션 및 측정 결과를 통해, NPLVTSCR은 PMOS 게이트 길이에 따라 3.2V $\sim$ 7.5V의 트리거링 전압과 2.3V $\sim$ 3.2V의 홀딩전압을 갖으며, 약 2kV의 HBM ESD 감내특성을 갖는 것을 확인 할 수 있었다.

• 전기전자학회논문지
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• 제17권2호
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• pp.208-213
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• 2013

본 논문에서는 파워클램프용 높은 홀딩 전압을 갖는 사이리스터(SCR: Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD 보호회로를 제안하였다. 제안된 보호회로는 기존의 SCR 구조의 p-well과 n-well에 floating p+, n+를 삽입하여 홀딩 전압을 증가 시켰다. 제안된 보호회로는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 보호회로의 전기적 특성 및 ESD 감내특성을 확인하기 위해 Synopsys사의 TCAD Tool을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 보호회로는 기존 SCR 기반 ESD 보호회로보다 약 4.98 V의 높은 홀딩전압과 추가적인 floating 영역의 사이즈 변화로 최대 13.26 V의 홀딩전압을 갖는 것을 확인하였다. 또한 기존 SCR 기반 보호회로와 동일한 수준의 감내특성을 갖는 것으로 확인되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1111-1113
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• 1995

To improve latch up characteristics of IGBT, this paper proposed new structure with reverse channel. IGBT proposed by this paper were designed on SOI substrate, $p^+$-substrate, and $n^+$-substrate, respectively. As a result of the simulation, we had achieved high latch up voltage and high conduction current density at IGBT with proposed structure. Latch up voltage of Conventional IGBT was 2.5V but IGBT with proposed structure was latched up at $5{\sim}94V$, respectively. And was showed high conduction current desity($10^4{\sim}10^7A/cm^2$)

• 한국전기전자재료학회논문지
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• 제27권9호
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• pp.551-554
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• 2014

This paper was showed latch up characteristics of super junction power MOSFET by parasitic thyristor according to trench etch angle. As a result of research, if trench etch angle of super junction MOSFET is larger, we obtained large latch up voltage. When trench etch angle was $90^{\circ}$, latch up voltage was more 50 V. and we got 700 V breakdown voltage. But we analyzed on resistance. if trench etch angle of super junction MOSFET is larger, we obtained high on resistance. Therefore, we need optimal point by simulation and experiment for solution of trade off.

• 한국전기전자재료학회논문지
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• 제27권11호
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• pp.686-689
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• 2014

Electrostatic discharge has been considered as a major reliability problem in the semiconductor industry. ESD reliability is an important issue for these products. Therefore, each I/O (Input/Output) PAD must be designed with a protection circuitry that creates a low impedance discharge path for ESD current. This paper presents a novel Lateral Insulated Gate Bipolar (LIGBT)-based ESD protection circuit with latch-up immunity and high robustness. The proposed circuit is fabricated by using 0.18 um BCD (bipolar-CMOS-DMOS) process. Also, TLP (transmission line pulse) I-V characteristic of proposed circuit is measured. In the result, the proposed ESD protection circuit has latch-up immunity and high robustness. These characteristics permit the proposed circuit to apply to power clamp circuit. Consequently, the proposed LIGBT-based ESD protection circuit with a latch-up immune characteristic can be applied to analog integrated circuits.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기물성,응용부문
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• pp.159-160
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• 2002

본 논문에서는 반도체 응용부문 중 그 활용도가 높은 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 새로운 구조를 제안하였다. 제안한 소자를 가지고 전자회로의 구성할 때 인접 디바이스들과 연계되어 발생되는 래치 업(latch-up)을 근본적으로 제거하고, 개별소자의 완전한 절연을 실현하였으며 누설전류 또한 제거된다. 이는 SOI기판 위에 벌크실리콘 공정을 이용하여 구현된다. 즉, 소자 양옆의 트랜치 웰(Trench-well)과 SOI 기판의 절연층으로 소자의 독립성을 지켜준다. 또한 게이트 절연층을 트랜치 구조로 기존 MOS구조의 채널 부분에 위치시키고 드레인과 소스를 위치시켜 자연적으로 자기정렬이 되어진다. 이와 같은 과정으로 게이트-소스, 게이트-드레인 기생 커패시터의 효과를 현저히 줄일 수 있다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.3079-3084
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• 2014

펄스 방사선에 의해 전자소자가 받는 영향으로는 Upset, Latchup, Burnout 등이 있다. 이 가운데 Latchup은 대상 소자에 회복 불가능한 영구손상(Permanent Damage)을 가져오게 되며 Burnout으로도 이어져 장비전체에 치명적 기능마비를 유발하기도 한다. 본 연구에서는 전자소자의 내부 공정설계 및 구조정보 활용이 불가능한 상황에서 실험을 통해서 펄스 방사선에 의한 Latchup 발생을 분석하고자 시도하였다. 소자를 전자빔변환 고준위 펄스 감마선 조사한 직후 수행한 전원제공 회로의 차단, 적외선 카메라의 열원측정, 그리고 손상발생 소자의 내부 회로분석의 세 단계별 확인과정은 펄스 방사선에 의해 유발된 Latchup임을 검증하는 효율적 방안으로 여겨진다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.105-112
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• 2009

본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.

• 전기전자학회논문지
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• 제12권4호
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• pp.255-262
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• 2008

본 논문에서는 기존 IGBT의 구조적 한계로 인한 순방향 전압강하와 스위칭 손실간의 트레이드-오프 관계를 극복하고, 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 nMOS 삽입형 IGBT를 제안하였다. 제안된 구조는 IGBT소자의 셀(Cell)과 셀 사이에 존재하는 폴리(poly) 게이트 영역에 nMOS를 형성시킨 구조로 N-드리프트 층으로의 전자, 정공의 주입효율을 증가시켜 기존 구조보다 더 낮은 온-저항과 빠른 스위칭 손실을 얻도록 설계된 구조이다. 시뮬레이션 결과 제안된 구조의 단일 소자인 경우 순방향 전압강하와 스위칭 특성은 각각 2.65V와 4.5us로, 기존 구조가 갖는 3.33V와 5us비해 약 26%의 감소된 순방향 전압강하와 10%의 낮은 스위칭 특성을 보였으며 래치-업 특성은 773A/$cm^2$로 기존 520A/$cm^2$보다 33%의 상승된 특성을 보였다.