• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.178-179
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• 2005

ESD(Electrostatic Discharge) 보호에 응용되는 소자는 ESD가 발생했을 때, 빠르게 턴-온되어 외부로부터 EOS(Electric OverStress)를 차단함으로서 집적회로 내부의 코어를 보호해 주어야 한다. 이러한 기능에 충실한 LVTSCR(Low-Voltage Silicon Controlled Rectifier)은 트리거링 전압을 기존의 SCR보다 낮추어 ESD에 대해 민감한 반응을 할 수 있도록 개선한 소자이다. 그러나 트리거링 전압을 낮추면서 래치업 전압 또한 낮아지는 특성이 trade-off 관계로 맞물려 있어, LVTSCR의 단점인 낮은 래치업 전압을 효과적으로 다루는 것이 큰 이슈가 되고 있다. 본 논문에서는 LVTSCR의 ESD 보호에 대한 응용시 발생 가능한 래치업을 차폐하는 회로적 방법을 제시하였다. 제시된 새로운 구조의 차폐회로는 LVTSCR에서 래치업이 발생했을 때, 천이 전류를 감지하여 래치업이 발생되는 소자에 대한 전원을 스스로 차폐시켜 래치업에 대한 안정성을 시뮬레이션으로 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.445-448
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• 1998

본 논문은 triple-well과 twin-well에서의 고에너지 이온주입 에너지와 도즈량 변화에 따른 래치업 특성을 비교하였다. 공정시뮬레이터인 ATHENA로 소자를 제작하고 도핑프로파일 형태와 구조를 조사한 후, 래치업 특성은 소자 시뮬레이터인 ATLAS를 이용하였다. triple-well 공정이 마스크 스텝수를 줄이고, 이온주입 후 열처리시간을 단축하며 별도의 열처리 공정없이 도핑르로파일을 넓은 형태로 분포시켜 래치업 면역특성이 매우 좋은 결과를 얻었다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.54-61
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• 1998

Deep submicron급 CMOS디바이스에서 래치업 면역특성을 향상시키기 위한 새로운 Triple well구조를 제안하였다. Triple well에서 이온주입 에너지와 도즈량 변화에 따른 최적인 래치업 면역을 위한 공정조건을 확립하고 이것을 기존의 Twin well구조와 비교분석하였다. 공정은 공정시뮬레이터인 ATHENA로 소자를 제작하여 도핑프로파일과 구조를 해석하고 래치업 특성은 소자시뮬레이터인 ATLAS를 사용하였다. Triple well과 Twin well의 구조에서 공정상의 차이가 도핑프로파일에 미치는 영향과 프로파일 형태가 래치업 특성에 미치는 영향을 규명하였다. Triple well구조에서 p-well이온주입에너지 2.5MeV, 도즈량 1×10/sup 14/[cm/sup -2/]일 때 트리거 전류가 2.5[mA/${\mu}{m}$]로 매우 큰 래치업 면역특성을 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.347-350
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• 1998

차세대 CMOS 구조에서 래치업 최소화를 위하여 고에너지 이온주입을 이용한 retrograde well 과 매몰층의 최적 공정 설계 변수 값들을 설정하였다. 본 논문에서는 두 가지의 모듸 모델 구조를 제안하고 silvaco 틀에 의한 시뮬레이션 결과를 비교 분석하엿다. 첫 번째 모델은 매몰층과 retrograde well을 조합한 구조이며, p+ injection trigger current가 600.mu.A/.mu.m 이상의 결과를 얻었고, 두번째 모델은 twin retrograde well을 이용하여 p+ injection 유지전류가 2500.mu.A/.mu.m이상의 결과를 얻었다. 시뮬레이션 결과, 두 모델 모두 도즈량이 많을수록 래치업 면역 특성이 좋아짐을 보았다. 시뮬레이션 조건에서 두 모델 모두 n+/p+ 간격은 2..mu.m 로 고정하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 추계학술대회 논문집 전기물성,응용부문
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• pp.17-19
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• 2004

트렌치 게이트 구조를 통해 순방향 전압 강하 손실 없이 기생 사이리스터 래치-업을 억제시키는 새로운 수평형 절연 게이트 바이폴라 트랜지스터 (LIGBT)를 제안하였다. 제안된 소자의 베이스 션트 저항은 정공의 우회로 인하여 감소하였으며, 이에 따라 기생 사이리스터 래치-업이 억제되었다. 제안된 소자의 순방향 전압강하는 트렌치 구조에 의한 유효 채널 폭 증가로 감소하였다. 제안된 소자의 동작 원리 분석을 위해 ISE-TCAD를 이용한 3차원 시뮬레이션을 수행하였으며, 표준 CMOS 공정을 이용하여 소자를 제작 및 측정하였다. 제안된 소자의 순방향 전압 강하는 기존의 LIGBT에 비해 증가하지 않았으며, 래치-업 용량은 2배로 향상되었다. 제안된 소자의 포화 전류는 감소하였으며, 이로 인하여 소자의 강인성 (ruggedness)이 향상되었다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.1-6
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• 2009

고전압 소자에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 ESD(ElecroStatic Discharge) 파워클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 스택 바이폴라 소자를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 유지 전압이 구동전압 보다 높으므로 래치업 문제가 발생하지 않으면서, 기존의 다이오드를 사용한 고전압 파워클램프에 비해 면적이 작으며, 내구성 측면에서 800% 성능향상이 있게 되었다. 제안된 구조는 $0.35{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작되었으며, TLP(Transmission Line Pulse) 장비로 웨이퍼-레벨 측정을 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 추계학술대회 논문집 전기물성,응용부문
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• pp.40-41
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• 2006

본 논문은 수직형 트랜치 IGBT 구조에서 에미터를 트랜치로 형성하여 그 전기적인 특성을 MEDICI를 이용하여 고찰하였다. 제안한 구조의 항복전압과 온-상태 전압, 래치업 전류 그리고 턴-오프 시간이 기존 트랜치 IGBT에 비하여 향상되었음을 알 수 있었다. 항복전압은 트랜치 에미터에 의해 트랜치 게이트에 집중되는 전계를 완화시켜 일반적인 트랜치 IGBT보다 19%정도 향상되었으며 온-상태 전압과 래치업 전류는 각각 25%, 16% 정도 향상되었다. 하지만 제안된 구조의 턴-오프 시간은 무시할 수 있을 정도로 약간 증가하였음을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.111-118
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• 2008

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

• 한국위성정보통신학회논문지
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• 제9권3호
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• pp.15-21
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• 2014

NESCR 구조의 정전기 보호소자가 고전압 동작용 I/O 응용을 위해 분석되었다. 기존의 NESCR 표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-well 구조를 갖는 NESCR_CPS_PPW 변형소자는 높은 온-저항과 스냅백 홀딩 전압을 나타내어 래치업 면역 능력을 향상시킬 수 있었다.