• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2005.07a
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• pp.178-179
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• 2005

ESD(Electrostatic Discharge) 보호에 응용되는 소자는 ESD가 발생했을 때, 빠르게 턴-온되어 외부로부터 EOS(Electric OverStress)를 차단함으로서 집적회로 내부의 코어를 보호해 주어야 한다. 이러한 기능에 충실한 LVTSCR(Low-Voltage Silicon Controlled Rectifier)은 트리거링 전압을 기존의 SCR보다 낮추어 ESD에 대해 민감한 반응을 할 수 있도록 개선한 소자이다. 그러나 트리거링 전압을 낮추면서 래치업 전압 또한 낮아지는 특성이 trade-off 관계로 맞물려 있어, LVTSCR의 단점인 낮은 래치업 전압을 효과적으로 다루는 것이 큰 이슈가 되고 있다. 본 논문에서는 LVTSCR의 ESD 보호에 대한 응용시 발생 가능한 래치업을 차폐하는 회로적 방법을 제시하였다. 제시된 새로운 구조의 차폐회로는 LVTSCR에서 래치업이 발생했을 때, 천이 전류를 감지하여 래치업이 발생되는 소자에 대한 전원을 스스로 차폐시켜 래치업에 대한 안정성을 시뮬레이션으로 검증하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.445-448
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• 1998

본 논문은 triple-well과 twin-well에서의 고에너지 이온주입 에너지와 도즈량 변화에 따른 래치업 특성을 비교하였다. 공정시뮬레이터인 ATHENA로 소자를 제작하고 도핑프로파일 형태와 구조를 조사한 후, 래치업 특성은 소자 시뮬레이터인 ATLAS를 이용하였다. triple-well 공정이 마스크 스텝수를 줄이고, 이온주입 후 열처리시간을 단축하며 별도의 열처리 공정없이 도핑르로파일을 넓은 형태로 분포시켜 래치업 면역특성이 매우 좋은 결과를 얻었다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.9
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• pp.54-61
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• 1998

A new Triple well structure is proposed for improved latch-up immunity at deep submicron CMOS device. Optimum latch-up immunity process condition is established and analyzed with varying ion implantation energy and amount of dose and also compared conventional twin well structure. Doping profile and structure are investigated using ATHENA which is process simulator, and then latch-up current is calculated using ATLAS which is device simulator. Two types of different process are affected by latch-up characteristics and shape of doping profiles. Finally, we obtained the best latch-up immunity with 2.5[mA/${\mu}{m}$] trigger current using 2.5 MeV implantation energy and 1$\times$10$^{14}$ [cm$^{-2}$ ] dose at p-well

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.347-350
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• 1998

차세대 CMOS 구조에서 래치업 최소화를 위하여 고에너지 이온주입을 이용한 retrograde well 과 매몰층의 최적 공정 설계 변수 값들을 설정하였다. 본 논문에서는 두 가지의 모듸 모델 구조를 제안하고 silvaco 틀에 의한 시뮬레이션 결과를 비교 분석하엿다. 첫 번째 모델은 매몰층과 retrograde well을 조합한 구조이며, p+ injection trigger current가 600.mu.A/.mu.m 이상의 결과를 얻었고, 두번째 모델은 twin retrograde well을 이용하여 p+ injection 유지전류가 2500.mu.A/.mu.m이상의 결과를 얻었다. 시뮬레이션 결과, 두 모델 모두 도즈량이 많을수록 래치업 면역 특성이 좋아짐을 보았다. 시뮬레이션 조건에서 두 모델 모두 n+/p+ 간격은 2..mu.m 로 고정하였다.

• Proceedings of the KIEE Conference
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• 2004.11a
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• pp.17-19
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• 2004

트렌치 게이트 구조를 통해 순방향 전압 강하 손실 없이 기생 사이리스터 래치-업을 억제시키는 새로운 수평형 절연 게이트 바이폴라 트랜지스터 (LIGBT)를 제안하였다. 제안된 소자의 베이스 션트 저항은 정공의 우회로 인하여 감소하였으며, 이에 따라 기생 사이리스터 래치-업이 억제되었다. 제안된 소자의 순방향 전압강하는 트렌치 구조에 의한 유효 채널 폭 증가로 감소하였다. 제안된 소자의 동작 원리 분석을 위해 ISE-TCAD를 이용한 3차원 시뮬레이션을 수행하였으며, 표준 CMOS 공정을 이용하여 소자를 제작 및 측정하였다. 제안된 소자의 순방향 전압 강하는 기존의 LIGBT에 비해 증가하지 않았으며, 래치-업 용량은 2배로 향상되었다. 제안된 소자의 포화 전류는 감소하였으며, 이로 인하여 소자의 강인성 (ruggedness)이 향상되었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.1
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• pp.1-6
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• 2009

The holding voltage of high-voltage devices under the snapback breakdown condition has been known to be much smaller than the operating voltage. Such characteristics cause high-voltage ICs to be susceptible to the transient latch-up failure in the practical system applications, especially when these devices are used as the ESD(ElectroStatic Discharge) power clamp circuit. A new latchup-free design of the ESD power clamp circuit with stacked-bipolar devices is proposed and successfully verified in a $0.35{\mu}m$ 3.3V/60V BCD(Bipolar-CMOS-DMOS) process to achieve the desired ESD level. The total holding voltage of the stacked-bipolar devices in the snapback breakdown condition can be larger than the operating voltage. Proposed power clamp operates safely because of the high holding voltage. From the measurement on the devices fabricated using a $0.35{\mu}m$ BCD Process, it was observed that the proposed ESD power clamp can provide 800% higher ESD robustness per silicon area as compared to the conventional clamps with a high-voltage diode.

• Proceedings of the KIEE Conference
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• 2006.10a
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• pp.40-41
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• 2006

본 논문은 수직형 트랜치 IGBT 구조에서 에미터를 트랜치로 형성하여 그 전기적인 특성을 MEDICI를 이용하여 고찰하였다. 제안한 구조의 항복전압과 온-상태 전압, 래치업 전류 그리고 턴-오프 시간이 기존 트랜치 IGBT에 비하여 향상되었음을 알 수 있었다. 항복전압은 트랜치 에미터에 의해 트랜치 게이트에 집중되는 전계를 완화시켜 일반적인 트랜치 IGBT보다 19%정도 향상되었으며 온-상태 전압과 래치업 전류는 각각 25%, 16% 정도 향상되었다. 하지만 제안된 구조의 턴-오프 시간은 무시할 수 있을 정도로 약간 증가하였음을 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.6
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• pp.111-118
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• 2008

In this paper, novel latch-up prevention method that employs power-up sequential switches has been proposed to relieve latch-up problem in liquid crystal display (LCD) driver ICs. These sequential switches are inserted in the 2'nd and 3'rd boosting stages, and are used to short the emitter-base terminals of parasitic p-n-p-n circuit before relevant boosting stages are activated during power-up sequence. To verily the performance of the proposed method, test chips were designed and fabricated in a 0.13-um CMOS process technology. The measurement results indicated that, while the conventional LCD driver If entered latch-up mode at $50^{\circ}C$ accompanying a significant amount of excess current, the driver IC adopting the proposed method showed no latch-up phenomenon up to $100^{\circ}C$ and maintained normal current level of 0.9mA.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.10
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• pp.1-6
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• 2008

The holding voltage of the high-voltage MOSFETs in snapback condition is much smaller than the power supply voltage. Such characteristics may cause the latcup-like problems in the Smart Power ICs if these devices are directly used in the ESD (Electrostatic Discharge) power clamp. In this work, a latchup-free design based on the Drain-Extended PMOS (DEPMOS) adopting gate VDD structure is proposed. The operation region of the proposed gate-VDD DEPMOS ESD power clamp is below the onset of the snapback to avoid the danger of latch-up. From the measurement on the devices fabricated using a $0.35\;{\mu}m$ BCD (Bipolar-CMOS-DMOS) Process (60V), it was observed that the proposed ESD power clamp can provide 500% higher ESD robustness per silicon area as compared to the conventional clamps with gate-driven LDMOS (lateral double-diffused MOS).

• Journal of Satellite, Information and Communications
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• v.9 no.3
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• pp.15-21
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• 2014

An electrostatic discharge (ESD) protection device, so called, N-type embedded silicon controlled rectifier (NESCR), was analyzed for high voltage operating I/O applications. A conventional NESCR standard device shows typical SCR-like characteristics with extremely low snapback holding voltage, which may cause latch-up problem during normal operation. However, our modified NESCR_CPS_PPW device with proper junction/channel engineering such as counter pocket source (CPS) and partial P-well structure demonstrates highly latch-up immune current-voltage characteristics with high snapback holding voltage and on-resistance.