• 한국통신학회논문지
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• 제39A권5호
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• pp.251-257
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• 2014

디지털 RDA 시스템은 입사된 신호의 방향으로 신호를 전송 하는 시스템이다. 디지털 RDA 시스템은 멀티패스 환경에서 신호가 동시에 수신될 경우 각 경로 신호의 벡터합의 형태로 수신되기 때문에 수신신호를 경로 별로 분리하지 못하는 단점을 가지고 있다. 본 논문에서는 이러한 문제를 해결하기 위해 하이브리드 디지털 RDA 시스템을 제안한다. 제안된 시스템은 2가지 모드로 동작하게 된다. 하나는 디지털 RDA 모드. 두번째는 디지털 빔포밍 모드이다. 디지털 RDA 모드는 멀티패스의 영향이 적을 경우에 적용되게 되고 멀티패스의 영향이 큰 상황에서는 디지털 빔포밍 모드가 동작하게 된다. 디지털 빔포밍 모드로 동작하게 될 경우에 우리는 MUSIC 알고리즘을 통해서 신호의 입사 방향에서 최적의 경로를 찾고 최적의 경로를 통해서 통신을 하게 된다. 제안된 시스템을 통해서 우리는 멀티패스 환경에서 디지털 RDA가 가지게 되는 단점을 보완할 수 있다.

• 전력전자학회논문지
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• 제6권5호
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• pp.423-431
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• 2001

최근의 유도전동기 구동 시스템은 고속의 ON, OFF동작 특성을 가진 전력 반도체 소자를 가진 인버터와 이를 제어하기 위한 SVPWM(Space Vector PWM)제어이론에 의하여 주로 구성되어 있다. 이러한 PWM 인버터는 정현파 형태의 전압과 전류를 얻기 위해 높은 스위칭 주파수로 동작을 하게 되고, 매 스위칭이 일어나는 순간마다 di/dt 및 dv/dt가 매우 크기 때문에 무시할 수 없는 양의 고주파 누설전류가 고정자 권선과 프레임 사이에 존재하는 기생 커패시터를 통해 접지로 흐르게 된다. 이로 인해 누전보호 계전기의 오동작 및 모터 권선의 절연파괴에 의한 모터의 수명단축 등과 같은 문제점을 야기하게 된다. 본 논문에서는 이러한 문제점을 일으키는 고주파 누설 전류와 커먼 모드 전압을 감쇄하기 위하여 4 레벨 반파 브릿지 인버터에 의해 커먼 모드 전압과 크기가 같고 극성이 반대인 전압을 생성하고, 이 전압을 커먼 모드 트랜스포머에 인가하여 누설 전류의 원인이 되는 커먼 모드 전압을 상쇄시킬 수 있는 새로운 형태의 능동형 커먼 모드 전압 감쇄기를 제안하였다. 제안된 감쇄기의 동작 성능을 P-SPICE를 이용한 시뮬레이션 및 실험을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 전자공학회논문지
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• 제54권6호
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• pp.30-39
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• 2017

본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작 모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력 코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 $0.18-{\mu}m$ CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.73-75
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• 2020

• 전기전자학회논문지
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• 제25권1호
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• pp.218-228
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• 2021

본 논문에서는 다중공진회로를 이용한 고효율 DC-DC 컨버터를 제안한다. 제안한 컨버터는 하프브리지 전력구조이며 컨버터의 고효율화를 위해 2개의 인덕터(LL)와 1개의 커패시터(C)로 구성된 다중공진회로를 이용한다. 이 다중공진회로는 동작모드에 따라, 각각의 공진주파수를 가진 직렬회로 형태의 공진회로를 각각 형성한다. 본 논문에서는 먼저, 동작모드와 정상상태 기본파 근사 모델링에 의해 제안한 컨버터의 동작원리를 설명한다. 그다음 이에 근거하여 제안한 컨버터의 설계예시를 보인다. 그리고 설계된 회로 파라미터에 의해 제작된 프로토타입 컨버터의 실험결과를 통하여 제안한 컨버터의 고효율 DC-DC 전력변환 동작특성을 입증한다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1837-1844
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• 2009

본 논문에서는 전류모드 CMOS에 의한 2변수 3치 가산기 회로와 승산기 회로를 구현하였다. 제시된 전류모드 CMOS에 의한 3치 가산기 회로와 승산기 회로는 전압 레벨로 동작하며, HSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시 된 회로들은 $0.180{\mu}m$ CMOS 표준 기술을 사용하여 HSpice로 시뮬레이션 하였다. 2 변수 3치 가산기 및 승산기 회로의 단위 전류 $I_u$는 $5{\mu}A$로 하였으며, NMOS의 길이와 폭 W/L는 $0.54{\mu}m/0.18{\mu}m$이고, PMOS의 길이와 폭 W/L는 $1.08{\mu}m/0.18{\mu}m$이다. VDD 전압은 2.5V를 사용하였으며 MOS 모델은 LEVEL 47으로 시뮬레이션 하였다. 전류모드 CMOS 3치 가산기 및 승산기 회로의 시뮬레이션 결과에서 전달 지연 시간이 $1.2{\mu}s$이며, 3치 가산기 및 승산기 회로가 안정하게 동작하여 출력 신호를 얻는 동작 속도가 300MHz, 소비 전력이 1.08mW임을 보였다.

• 조명전기설비학회논문지
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• 제22권2호
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• pp.162-168
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• 2008

본 논문에서는 RCF 해석법을 싸이리스터 제어 FACTS 설비인 TCSC를 포함하는 전력계통의 미소신호안정도 해석에 적용하였다. 이산시스템에서 RCF 해석법에 기초한 고유치 감도해석 알고리즘을 제시하고 TCSC를 포함하는 전력계통에 적용하였다. 사례연구를 통해서 RCF 해석법이 TCSC의 주기적 스위칭 동작에 의해 발생하는 진동모드의 변화와 새로이 발생되는 불안정 진동모드의 정확한 해석에 매우 유용한 해석방법임을 보였다. 또한 RCF 해석법에 기초한 고유치 감도해석 방법을 사용하여 이산시스템에서 주기적 스위칭 동작에 의해 발생되는 중요 진동모드에 대한 제어기 감도계수를 정확히 구할 수 있음을 보였다. 이러한 사례연구 결과는 기존의 연속시스템에서의 상태방정식에 의한 해석결과와 크게 다른 것이며, RCF 해석법이 TCSC와 같이 주기적 스위칭 동작을 하는 설비를 포함하는 이산전력계통의 해석에 매우 유용한 방법임을 보여준다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1158-1160
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• 2011

본 논문에서는 에너지저장 커패시터 충전용 직렬공진형 컨버터의 운용모드별 충전특성을 비교하였다. 커패시터 부하를 갖는 풀브릿지 직렬공진형 컨버터의 운용모드별 동작원리를 설명하고 해석하였다. 운용모드별 충전특성을 충전시간, 스위치손실, 스위치이용률 측면에서 시뮬레이션을 통해 비교, 분석하였다. 1.8 kJ/s 컨버터를 설계하고, 실험을 통해 충전시간 특성에 대한 비교 결과를 제시하였다.