• 융합정보논문지
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• 제9권3호
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• pp.75-81
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• 2019

본 논문은 유기물로 이루어진 폴리머 기판상에 저온 다결정 실리콘 박막트랜지스터 제조방법에 대해 연구하였다. 먼저, 폴리머 기판에 화학증착방식으로 비결정 실리콘 박막을 증착하였고, 열처리 장치인 퍼니스로 탈수소 및 활성화 공정을 430도에서 2시간동안 진행하였다. 이후 엑시머 레이저를 이용하여 결정화를 진행하여 다결정 실리콘 반도체 막을 제조하였다. 이 박막은 박막트랜지스터 제작을 위한 활성층으로 사용하였다. 제작된 p형 박막트랜지스터는 이동도 $77cm^2/V{\cdot}s$, on/off 전류비는 $10^7$이상의 동작특성을 보였고, 이는 결정화된 박막내부에 결함 농도가 낮음을 의미한다. 이 결과로 유기물 기판상에 엑시머 레이저로 형성된 다결정 실리콘으로 제작된 전자소자는 플렉서블 AMOLED 디스플레이 회로 형성에 최적의 기술임을 알 수 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.144-144
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• 2010

다결정 실리콘 박막트랜지스터 (poly-Si TFTs)는 벌크실리콘을 이용한 MOSFET소자에 비해 실리콘 박막의 형성이 간단하므로 대면적의 공정이 가능하며 다양한 기판위에 적용이 가능하여 LCD, OLED 등의 디스플레이 기기에 많이 이용되고 있다. 또한 poly-Si TFT는 3차원으로 적층된 소자의 제작이 가능하여 고집적의 한계를 극복할 소자로 주목받고 있다. 최근, DRAM은 캐패시터의 축소화와 구조적 공정이 한계점에 도달했으며 이를 극복하기 위하여 SOI 기판을 사용한 하나의 트랜지스터로 DRAM의 동작을 수행하는 1T-DRAM의 연구가 활발히 진행 중이다. 이러한 1T-DRAM 소자를 대면적과 다층구조의 공정이 가능한 poly-Si TFT를 이용하여 구현하면 초고집적의 메모리 소자를 제작 가능할 것이다. 따라서, 본 연구에서는 다결정 실리콘 박막트랜지스터 (poly-Si TFTs)를 이용한 1T-DRAM의 동작 특성을 연구하였다. 소자의 제작 방법으로는 200 nm의 열산화막이 성장된 p-type 실리콘 기판위에 상부실리콘으로 사용될 비정질 실리콘 박막을 LPCVD 방법으로 증착하였다. 다음으로 248 nm의 파장을 가지는 KrF 레이저를 이용한 eximer laser annealing (ELA) 공정을 통하여 결정화된 상부실리콘층에 TFT 소자를 제작하여 전기적 특성을 평가하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.71-71
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• 1999

현재 소자 제작에 응용되는 수소화된 비정질 실리콘은 PECVD 방법으로 제작하는 것이 보편적인 방법이다. 그러나 비정질 실리콘 박막 트랜지스터는 band gap edge 근처에서 국재준위가 많아 mobility가 작으며 상온에서 조차 불안정하여 신뢰성이 높지 않고, 도핑된 비정질 실리콘의 높은 비저항 등의 단점으로 인하여 고속 회로에 응용이 불가능하다. 반면 다결정질 실리콘 박막 트랜지스터는 a-Si:H TFT 에 비해 재현성이 우수하고 high resolution, high resolution, high contrast LCD에 응용할 수 있다. 하지만, 다결정 실리콘의 grain boundary로 인해 단결정에 비해 많은 defect 들이 존재하여 전도성을 감소시킨다. 따라서 Mobility를 증가시키기 위해서 grain size를 증가시키고 grain boundary 내에 존재하는 trap center를 감소시켜야 한다. 따라서 본 실험에서는 PECVD 장비로 초기 기판을 plasma 처리하여 다결정 실리콘 박막을 제작하여, 기판 처리에 대한 다결정 실리콘 박막의 성장의 특성을 조사하였다. 실험 방법으로는 PECVD 시스템을 이용하여 SiH4 gas와 H2 gas를 선택적으로 증착시키는 LBL 방법을 사용하여 $\mu$c-Si:H 박막을 제작하였다. 비정질 층을 gas plasma treatment 하여 다결정질 실리콘의 증착 initial stage 관찰을 주목적으로 관찰하였다. 다결정 실리콘 박막의 구조적 성질을 조사하기 위하여 Raman, AFM, SEM, XRD를 이용하여 grain 크기와 결정화도에 대해 측정하여 결정성장 mechanism을 관측하였다. LBL 방법으로 증착시킨 박막의 Raman 분석을 통해서 박막 증착 초기에 비정질이 증착된 후에 결정질로 상태가 변화됨을 관측할 수 있었고, SEM image를 통해서 증착 회수를 증가시키면서 grain size가 작아졌다 다시 커지는 현상을 볼 수 있었다. 이 비정질 층의 transition layer를 gas plasma 처리를 통해서 다결정 핵 형성에 영향을 관측하여 적정한 gas plasma를 통해서 다결정질 실리콘 박막 증착 공정을 단축시킬 수 있는 가능성을 짐작할 수 있었고, 또한 표면의 roughnes와 morphology를 AFM을 통하여 관측함으로써 다결정 박막의 핵 형성에 알맞은 증착 표면 특성을 분석 할 수 있었다.

• 한국전자통신학회논문지
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• 제9권3호
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• pp.279-284
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• 2014

본 논문에서는 p-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 새로운 OLED 화소회로를 제안하였다. 제안한 5-TFT OLED 화소회로는 4개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. 제안한 화소회로의 한 프레임은 초기화 구간, 문턱전압 감지 및 데이터 기입 구간, 데이터 유지 구간 및 발광 구간으로 나누어진다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.25V$ 변동 시 최대 OLED 전류의 오차율은 -4.06%이였고 구동 트랜지스터의 문턱전압이 ${\pm}0.50V$ 변동 시 최대 OLED 전류의 오차율은 9.74%였다. 따라서 제안한 5T1C 화소회로는 p-채널 다결정 실리콘 박막 트랜지스터의 문턱전압 변동에 둔감하여 균일한 OLED 전류를 공급함을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 C
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• pp.1627-1629
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• 1997

엑시머 레미저를 이용한 다결정 실리콘막과 게이트 절연막 사이의 계면 거칠기를 개선하기 위해 변형핀 방법의 레이저 어닐링으로 다결정 실리콘 박막 트랜지스터를 제작하였다. SEM(scanning electron microscope)으로 활성층과 게이트 절연층과의 표면 이미지를 관찰한 결과 기존의 레이저 어닐링 결정화에 의한 것보다 계면 거칠기 정도가 상당히 줄었음을 관찰 하였다. 이렇게 개선된 계면 거칠기가 다결정 박막 트랜 지스터의 성능에 미치는 효과를 분석하기 위해 기존의 방법으로 제작된 소자와 계면 거칠기를 줄인 소자의 여러 가지 전기적 변수들(문턱 전압 기울기, 문턱 전압, 누설 전류)을 비교해 보았다. 우리는 또한 계면 거칠기와 다결정 박막 트랜지스터 소자의 상관 관계를 보기 위해 컴퓨터 시뮬레이션도 함께 병행하였다. 시뮬레이션을 통해 거친 계면 부근의 전계 집중 효과 같은 것으로 인해 소자의 성능이 저하된다는 것을 알 수 있었다.

• 전자공학회논문지 IE
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• 제43권2호
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• pp.11-15
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• 2006

FPD (flat panel display)의 능동구동 (active matrix) 방식의 플렉시블 디스플레이를 위해 PES의 플라스틱 기판위에 극저온 다결정 실리콘 박막 트랜지스터를 제작하였다. 상온에서도 박막의 증착이 가능한 RF 마크네트론 스퍼터링과 양질의 다결정 실리콘 박막을 얻을 수 있다고 알려진 XeCl 엑시머 레이져 열처리를 이용하였으며 모든 공정이 150$^{\circ}C$ 이하의 극저온에서 이루어졌다. 플라스틱 기판에 형성한 실리콘 박막 트랜지스터는 344 $mJ/cm^2$ 의 에너지 밀도에서 결정화 하였을 때 이동도 63.64$cm^2/V$ 로 기판에 회로를 집적할 수 있기에 충분한 특성을 얻을 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1836-1838
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• 1999

다결정 실리콘 박막 트랜지스터(TFT)의 누설전류를 줄이기 위하여 채널의 중간에 선택적으로 도핑된 영역을 가진 새로운 다결정 실리콘 TFT를 제안한다. 제안된 TFT에서는 채널의 일부가 선택적으로 도핑되어 채널 전체에 걸리는 전기장이 재분배된다. 제안된 n-채널 TFT는 $V_{GS}$<0, $V_{DS}$>0인 조건에서, 대부분의 전기장이 드레인 접합에 형성되는 공핍영역과, 도핑된 영역 중 소오스 쪽과 도핑되지 않은 채널 사이에 형성되는 공핍영역에 각각 나뉘어 걸린다. 기존의 다결정 실리콘 TFT와 비교할 때 드레인 접합에서 걸리는 전기장은 1/2로 감소하였고, 이에 따라 드레인 접합에서 생성되는 전자-홀 쌍도 현저히 감소하였다. 더구나 제안된 TFT의 온-전류는 기존의 TFT와 비교했을 때 거의 같거나 약간 감소하였으며 이에 따른 온/오프 전류비가 현저히 향상되었음을 실험을 통해 확인할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계합동학술대회 논문집
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• pp.202-205
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• 2002

본 논문은 계속적인 소자의 이용은 전기적인 스트레스까지 야기시키는데, 특히 게이트에 인가되는 전압이나 전류 스트레스는 게이트 산화 막의 열화를 야기 시킬 수 있다. 유리기판위에 저온(${\leq}600^{\circ}C$)공정의 고상결정화을 통하여 다결정 박막 트랜지스터를 제작한 후, 이 소자에 게이트와 드레인에 전압 스트레스를 인가하여 출력 특상과 전달특성을 분석하였는데, 그 결과 다결정 실리콘 박막 트랜지스터의 전달특성은 게이트 와 드레인 전압에 의존하는데 임계전압은 긴 채널길이와 좁은 채널 폭에서 높고 출력특성은 갑자기 높은 드레인 전류가 흐른다. 전기적 스트레스가 인가된 소자는 드레인 전류를 감소시킨다. 결국 전계효과 이동도는 긴 채널길이와 좁은 폭의 채널에서 더 빠른 것을 알 수 있다.

• 한국전자통신학회논문지
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• 제8권2호
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• pp.207-212
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• 2013

본 논문에서는 n-채널 저온 다결정 실리콘 박막 트랜지스터의 문턱전압 변동을 보상할 수 있는 전압 기입 AMOLED 화소회로를 제안하였다. 제안한 6T1C 화소회로는 5개의 스위칭 박막 트랜지스터, 1개의 OLED 구동 박막 트랜지스터 및 1개의 정전용량으로 구성되어 있다. SmartSpice 시뮬레이션 결과, 구동 트랜지스터의 문턱전압이 ${\pm}0.33$ V 변동시 최대 OLED 전류의 오차율은 7.05 %이고 Vdata = 5.75 V에서 OLED 양극 전압 오차율은 0.07 %로 제안한 6T1C 화소회로가 구동 트랜지스터의 문턱전압 변동에도 균일한 OLED 전류를 공급함을 확인하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1996년도 재료학회 추계학술발표회
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• pp.113-113
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• 1996