• EDISON SW 활용 경진대회 논문집
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• 제5회(2016년)
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• pp.365-367
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• 2016

나노와이어 FET은 natural length가 작아 단채널 효과가 MOSFET에 비해 줄어든다는 장점이 있어 미래의 소자 구조로 주목 받고 있다. 그런데 나노와이어 FET을 공정할 때 채널 etching에서 채널이 완벽하게 원형 구조를 가지는 것이 어렵다. 본 논문에서는 gate-all-around 실리콘 나노와이어 FET의 aspect ratio에 따른 트랜지스터의 특성 변화를 알아 보았다. 시뮬레이션 결과, aspect ratio가 작을수록 나노와이어 FET에서의 단채널 효과가 줄어드는 경향을 보였다.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1771-1777
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• 2016

본 논문에서는 나노와이어 N-채널 GAA MOSFET의 항복전압 특성을 측정과 3 차원 소자 시뮬레이션을 통하여 분석하였다. 측정에 사용된 나노와이어 GAA MOSFET는 게이트 길이가 250nm이며 게이트 절연층 두께는 6nm이며 채널 폭은 400nm부터 3.2um이다. 측정 결과로부터 나노와이어 GAA MOSFET의 항복전압은 게이트 전압에 따라 감소하다가 높은 게이트 전압에서는 증가하였다. 나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가한 것으로 사료된다. 게이트 스트레스로 게이트 절연층에 양의 전하가 포획되면 채널 포텐셜이 증가하여 항복전압이 감소하고 음의 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다. 항복전압의 측정결과는 소자 시뮬레이션의 포텐셜 분포와 일치하는 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.24-29
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• 2010

본 논문에서는 30 nm 채널 길이와 5 nm의 채널 반지름을 갖는 실리콘 기반의 나노와이어 MOSFET의 고주파 모델링을 다루고 있다. 3차원 소자 시뮬레이션을 이용하여 실리콘 나노와이어 MOSFET의 Y-parameter와 Z-parameter를 100 GHz까지 확보하였으며 이를 이용하여 모델 파라미터에 필요한 수식을 구하였다. 모델과 파라미터 추출 수식을 이용하여 회로 검증용 tool인 HSPICE에 의하여 검증이 이루어졌으며 quasi-static 기반의 고주파 모델이 100 GHz의 높은 주파수까지도 소자의 특성을 정확히 예측함을 확인하였다. 모델 검증은 MOSFET의 포화 영역 ($V_{gs}$ = $_{ds}$ = 1 V)과 선형 영역 ($V_{gs}$ = 1 V, $V_{ds}$ = 0.5 V)의 바이어스 조건에서 이루어졌으며 두 바이어스 조건에서의 Y-parameter에 대한 모델의 오차는 약 1 %로 매우 작은 값을 보여 준다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.793-798
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• 2016

본 연구에서는 1T-DRAM 응용을 위해 Bipolar Junction Transistor 모드 (BJT mode)에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하였다. 사용된 소자는 드레인 농도가 소스 농도보다 높으며 소스 면적이 드레인 면적보다 큰 사다리꼴의 수직형 gate-all-around (GAA) MOSFET 이다. BJT모드의 순방향 및 역방향 이력곡선 특성으로부터 순방향의 메모리 윈도우는 1.08V이고 역방향의 메모리 윈도우는 0.16V이었다. 또 래치-업 포인트는 순방향이 역방향보다 0.34V 큰 것을 알 수 있었다. 측정 결과를 검증하기 위해 소자 시뮬레이션을 수행하였으며 시뮬레이션 결과는 측정 결과와 일치하는 것을 알 수 있었다. 1T-DRAM에서 BJT 모드를 이용하여 쓰기 동작을 할 때는 드레인 농도가 높은 것이 바람직함을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.773-776
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• 2014

본 연구에서는 채널 길이와 폭의 변화에 따른 실리콘 나노와이어 MOSFET 소자의 아날로그 특성을 비교 분석 하였다. 측정 온도는 $30^{\circ}C$, $50^{\circ}C$, $75^{\circ}C$, $100^{\circ}C$이다. 사용된 소자의 폭은 20nm, 30nm, 80nm, 130nm 와 길이는 250nm, 300nm, 250nm, 500nm을 사용하였다. 소자의 아날로그 특성은 이동도, 트랜스컨덕턴스, Early 전압, 전압이득, 드레인 전류 이다. 이동도는 폭이 증가함에 따라 증가하고 길이와 온도가 증가할수록 감소한다. 트랜스 컨덕턴스는 폭이 증가하면 증가한다. Early 전압은 길이와 온도가 증가함에 따라 증가하고 폭이 증가함에 따라 감소한다. 따라서 이득은 폭의 감소와 길이가 증가함에 따라 증가하고 온도가 증가함에 따라 감소하는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.879-882
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• 2015

본 연구에서는 시뮬레이션을 통해 채널 폭과 채널 도핑 형태에 따른 수직형 나노와이어 GAA MOSFET의 특성을 비교, 분석하였다. 첫 번째로, 드레인의 끝부분을 20nm로 고정시키고 소스의 끝부분이 30nm, 50nm, 80nm, 110nm로 식각된 모양으로 설계한 구조의 특성을 비교, 분석하였다. 두 번째로는 드레인, 채널, 소스의 폭이 50nm로 일정한 직사각형 모양의 구조를 설계하였다. 이 구조를 기준으로 삼아 드레인의 끝부분이 20nm가 되도록 식각된 사다리꼴 모양과 반대로 소스의 끝부분이 20nm가 되도록 식각된 역 사다리꼴 모양의 구조를 설계하여 위 세 구조의 특성을 비교, 분석하였다. 마지막으로는 폭 50nm의 직사각형 구조의 채널을 다섯 구간으로 나누어 도핑 형태를 다양하게 변화시킨 것의 특성을 비교, 분석하였다. 첫 번째 시뮬레이션에서는 채널 폭이 가장 작을 때, 두 번째 시뮬레이션에서는 사다리꼴 모양의 구조일 때, 세 번째 시뮬레이션에서는 채널의 중앙 부분이 높게 도핑 되었을 때 가장 좋은 특성을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.889-893
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• 2015

본 연구에서는 채널 폭 변화에 따른 나노와이어 GAA 소자의 GIDL 전류 (Gate Induced Drain Leakage Current)를 측정하고, hot carrier 스트레스를 인가하였을 때 소자의 GIDL전류특성 변화를 분석하였다. 소자의 길이는 250nm로 고정시키고 채널 폭이 10nm, 50nm, 80nm, 130nm인 소자들을 사용하여 측정하였다. 스트레스 전의 소자를 측정한 결과 채널 폭이 감소할수록 GIDL전류가 증가하였고, 채널 폭이 증가할수록 구동전류는 증가함을 확인하였다. Hot carrier 스트레스에 따른 GIDL 전류 측정값의 변화율은 채널 폭이 감소할수록 큰 변화율을 보였다. 또한, 채널 폭이 감소할수록 또 hot carrier 스트레스 후 GIDL 전류가 증가하는 이유를 소자 시뮬레이션을 통하여 확인하였다.

• 센서학회지
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• 제15권1호
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• pp.1-6
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• 2006

We fabricated Si nano-wire MOSFET by using the conventional photolithography with a $1.5{\mu}m$ resolution. Si nano-wire was fabricated by using reactive ion etching (RIE), anisotropic wet etching and thermal oxidation on a silicon-on-insulator (SOI) substrate, and its width is 30 nm. Logarithmic circuit consisting of a NMOSFET and Si nano-wire MOSFET has been constructed for application to high-sensitivity image sensor. Its sensitivity was 1.12 mV/lux. The output voltage swing was 1.386 V.

• EDISON SW 활용 경진대회 논문집
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• 제5회(2016년)
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• pp.357-361
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• 2016

Si와 InAs 두 가지 채널 물질을 가지고 3가지 수송 방향 <100>, <110>, <111>으로 변화시키며 각각의 Nanowire nMOSFETs을 가지고 ballistic quantum transport simulation을 진행하였다. 각각의 경우에 대해 E-k curve를 구한 다음에 band curvature로 캐리어의 유효질량을 계산하고, 이를 통해 MOSFET의 전류 세기를 결정짓는 DOS와 carrier injection velocity를 구하여 어떤 경우에 가장 높은 ON-current를 흐르게 하는지 확인해 보았다. 하지만 예상과 달리 나노와이어의 직경이 1.4nm으로 매우 작기 때문에 valley-splitting이 일어나 Si<110>의 경우에 가장 작은 캐리어 유효 질량을 갖고 있는 사실을 확인할 수 있었다. 결론적으로 Si<100>의 경우에 trade-off 관계에 있는 DOS와 carrier injection velocity가 6가지 경우 중 최적의 조합을 가짐으로써 가장 높은 ON-current를 흐르게 하였다.