본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.
본 논문에서는 모바일 그래픽프로세용 특수목적 연산 회로를 설계하였다. 특수목적 연산회로(SFU)는 6개의 연산, 즉, $1/{\chi}$, $\frac{1}{{\sqrt{x}}$, $log_2x$, $2^x$, $sin(x)$, $cos(x)$를 지원한다. 특수목적 연산 회로는 높은 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 형식을 사용하는 2차 다항식 minimax 알고리즘을 사용하였으며, 높은 연산 성능을 위해 5-단 파이프라인 구조를 갖고 있다. 설계한 특수목적 연산회로 는 65nm 삼성 CMOS 표준셀 공정 조건에서 약 23,000개의 게이트로 구성되며, 약 400 Mhz의 동작 주파수를 가진다. 설계된 회로는 파이프라인 구조로 동작하므로 약 400 MOPS(Million Operations Per Second)의 연산 성능을 갖고 있어서, 고성능 3차원 그래픽 프로세서에 적용이 가능하다.
본 논문에서는 고효율과 고역률을 위한 새로운 DCM-ZVS 스텝 업-다운 AC-DC 컨버터에 대해 연구된다. 제안한 DCM-ZVS 컨버터에 사용된 스위칭 소자들은 새로운 유사공진 회로에 의해 소프트 스위칭 기법으로 동작되고, 펄스폭변조(PWM) 방식에 의한 전류불연속모드(DCM)로 구동된다. 제안한 컨버터의 유사공진 회로는 스텝 업-다운 인덕터와 무손실 스너버 커패시터로 구성되고, 또한 DCM에 의해 제어회로 기법과 제어회로 구성이 간단한 장점이 주어진다. 입력 교류 전류파형은 일정 스위칭 주파수에 의한 교류 입력전압의 크기에 비례한 유사 정현파형으로 된다. 그 결과, 제안한 DCM-ZVS 컨버터는 낮은 스위칭 손실과 고효율을 얻을 수 있으며, 컨버터의 입력역률은 거의 단위역률로 된다. 해석적 결과의 타당성은 다양한 컴퓨터 시뮬레이션과 실험 결과를 통해 입증된다.
본 논문에서는 실리콘 기판상의 전송선로 특성을 개선하기 위하여 표면 마이크로머시닝 기술을 이용하여 10㎛ 두께의 다공질 실리콘 산화막으로 제조된 기판 위에 air-bridge interconnect된 CPW 전송선로를 제작하였다. 간격이 30㎛ 신호선이 80㎛인 CPW air-bridge 전송선의 삽입손실은 4㎓에서 -0.25 ㏈이며, 반사손실은 -28.9 ㏈를 나타내었다. S-W-S = 30-100-30 ㎛인 stepped compensated air-bridge를 가진 CPW는 손실이 4㎓일 때, -0.98 ㏈ 개선됨을 알 수 있었다. 이와 같은 결과로부터 두꺼운 다공질 실리콘은 고 저항 실리콘 집적회로 공정에서 고성능, 저가의 마이크로파 및 밀리미터파 회로 응용에 충분히 활용 될 수 있으리라 기대된다.
본 논문에서는 실리콘 기판상의 전송선로 특성을 개선하기 위하여 표면 마이크로머시닝 기술과 새로운 산화법(H₂O/O₂ 분위기에서 500℃, 1시간 열산화와 1050℃, 2 분간 RTO(Rapid Thermal Oxidation) 공정)을 이용하여 10 ㎛ 두께의 다공질 실리콘 산화막(oxidized porous silicon:OPS) air-bridge 기판 위에 공면 전송선로(Coplanar Waveguide:CPW)를 제작하였다. 간격이 40 ㎛ 신호선이 20 ㎛ 전송선 길이가 2.2 mm인 CPW air-bridge 전송선의 삽입손실은 4 GH에서 -0.28 dB이며, 반사손실은 -22.3 유를 나타내었다. OPS air-bridge 위에 형성된 CPW의 손실이 OPS층 위에 형성된 CPW의 삽입손실보다 약 1 dB 정도 적은 것을 보여주었으며, 반사손실은 35 GHz 범위에서 약 -20 dB를 넘지 않고 있다. 이와 같은 결과로부터 두꺼운 다공질 실리콘 멤브레인 및 air-bridge 구조는 고 저항 실리콘 집적회로 공정에서 고성능, 저가의 마이크로파 및 밀리미터파 회로 응용에 충분히 활용 될 수 있으리라 기대된다.
IPMSM 드라이브는 하중 비에 대한 출력이 우수하여 전기자동차 등 응용분야에서 관심이 증가하고 있다. 이러한 응용분야에서 최대 효율을 얻기 위하여 본 논문은 신경회로망 제어기법을 제시한다. 동손과 철손으로 구성된 제어가능한 전기적 손실은 신경회로망의 오류 역전파 알고리즘(EBPA)를 이용하여 최소화시킬 수 있다. 손실의 최소화는 IPMSM 드라이브의 효율 최적화 제어를 가능하게 한다. 본 논문에서는 신경회로망의 EBPA를 이용하여 전동기 구동에 대하여 d축 인덕턴스, 전기자 저항, 역기전력 상수 변화와 같은 파라미터 변동을 시간으로 계산하여 고성능 및 강인성 제어를 제시한다. 제시한 알고리즘은 IPMSM 드라이브 시스템에 적용하고 효율최적화 제어에 의해 제어된 동작특성을 분석하여 논문의 타당성을 입증한다.
스마트 기기 시장의 눈부신 성장으로 핵심 SoC (System on Chip)에 대한 고성능 다기능 요구와 더불어 전력 소모 또한 급속도로 증가하고 있다. 그러나 이러한 요구 사항을 만족시키기 위해 점점 더 미세화된 공정을 사용하게 되면서 심화된 공정변이(process variation)문제로 인해 설계 마진(design margin)이 증가하여 성능과 전력소모를 악화시켜 궁극적으로 수율에 심각한 악영향을 주고 있다. Voltage binning 기법은 효과적인 post silicon tuning 기법중의 하나로, 개별 칩이 아닌 일정한 범위의 속도와 누설 전류에 따라 칩들을 선별 그룹핑한 bin 단위의 공급 전압 조절을 통해 경제적으로 공정 변이로 인한 parametric 수율 손실을 줄일 수 있다. 본 논문에서는 수율 손실 없이 추가적으로 평균 전력 소모를 개선하기 위한 voltage binning 기반의 최적화된 공급 전압 조절 방법을 제안한다. 제안한 기법은 칩 속도와 누설전류의 특성에 따른 공정 코너들의 서로 다른 LVCC (Low VCC) 마진을 고려하여 전압 마진의 편차를 최적화함으로써 전력 소모를 개선할 수 있다. 제안한 방식을 30나노급 모바일 SoC 제품에 적용한 결과 전통적인 voltage binning 방법 대비 동일조건에서 약 6.8%까지 평균 전력 소모를 줄일 수 있었다.
IEEE 802.16j MR 네트워크는 데이타 처리율 향상과 커버리지 확대를 목적으로 IEEE 802.16 시스템에 RS (Relay Station)를 도입하였다. 그런데 현재 표준은 BS (Base Station)가 MS (Mobile Station)의 핸드오버를 제어하는 구조만을 채택하고 있어 무선 링크에서의 시그널 오버헤드가 크고 MS의 빠른 핸드오버 수행이 어려울 수 있다. 본 논문에서는 이를 개선하기 위하여 MS 제어 기능을 가진 고성능 RS를 둔 MR 네트워크에서의 MS 핸드오버 프로토콜을 제안한다. 먼저 이와 같은 고성능 RS를 도입한 IEEE 802.16 시스템의 핸드오버 시나리오들을 체계적으로 분류하고, 802.16e MS가 이와 같은 MR 네트워크에서 끊김 없이 핸드오버를 수행할 수 있도록 하기 위한 MAC 계층 핸드오버 절차와 이에 관련된 관리 메시지를 정의하며 새로운 메시지의 전송 경로를 제안한다. 시뮬레이션 결과를 통해 제안하는 핸드오버 프로토콜은 현재 표준인 802.16j/D1에 비해 무선 링크에 전송되어야 하는 MAC 관리 메시지 오버헤드를 줄였으며 기존 802.16e 네트워크와 802.16j/D1 보다 신속하고 안정적으로 핸드오버를 수행할 수 있음을 알 수 있었다.
위상잡음(phase noise)이 작은 발진기(oscillator)는 주파수 대역의 효율적 활용과 고속의 데이터 전송을 가능하게 하는 통신 시스템의 구축과 Doppler 효과를 이용하는 RADAR의 제작을 위한 핵심소자로서 발진기의 위상잡음은 공진부의 loaded Q($Q_{L}$)값이 클수록 작아진다. 본 논문에서는 고온초전도 $YBa_2Cu_3O_{7-\delta}$(YBCO) 박막을 사용하여 $TE_{011}$ 모드 고온초전도 YBCO-루타일 공진기를 제작하고 이 공진기가 공진단으로 사용된 발진기 특성의 시뮬레이션, 발진기 제작 및 위상잡음 측정 연구를 수행하였다. 23.5 K 및 $TE_{01\delta}$ 모드 공진주파수인 8.545 GHz에서 $Q_{L}$=180000 인 고온초전도 YBCO-루타일 공진기를 사용하여 제작된 발진기의 위상잡음은 1 KHz offset에서 -104.8 dBc/Hz 정도의 매우 작은 값을 지님을 확인하였다. Piezoactuator를 이용한 상온에서의 발진기 주파수의 튜닝 결과를 제시하고, 이러한 공진기가 사용된, 튜닝 가능한 고성능 발진기의 제작 가능성에 대해 논의하였다.
본 연구에서는 다양한 HEVC 구문요소들을 적응적으로 파이프라인 및 병렬 처리할 수 있는 CABAC 복호화기 아키텍처를 설계 및 구현하였다. CABAC는 높은 압축률을 제공하지만, 구문요소 단위 순차적 복호화와 문맥간 강한 데이터 종속성, 빈 단위 복호화 과정 때문에 고성능 복호화 처리를 어렵게 한다. CABAC의 복호화 처리 성능을 높이기 위하여 연속된 flag 타입의 구문요소에 대해서는 다음에 복호될 구문요소들을 선행 연산하여 적응적으로 파이프라인 처리하였고, 멀티빈으로 구성된 구문요소는 최대 3개 빈까지 병렬 처리하는 고성능 구조를 설계하였다. 또한 이진산술복호기를 가속화하기 위해 문맥모델 업데이트와 재정규화를 선행 병렬 연산하고, 복호화 결과값에 따라 선택해서, 이진산술복호기의 임계 지연시간을 개선하였다. 제안하는 HEVC CABAC 아키텍처는 최대 1.01bins/cycle의 처리 성능으로 기존 구조대비 약 2배의 가속화 성능을 갖는다. 65nm ASIC 합성 결과 224M bins/sec.의 복호화 성능을 보이며, QFHD영상의 실시간 처리를 가능하게 하였다.
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[게시일 2004년 10월 1일]
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