• 대한전자공학회논문지SD
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• 제40권1호
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• pp.52-60
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• 2003

IEEE 1149.1 경계스캔 IP 코아로 설계된 시스템 칩(SoC)을 테스트하기 위하여 각 코아 간의 다양한 연결을 가능하게 하는 설계 기술이 IBM과 TI 등에서 제안되었다. 본 논문은 기존에 제안된 방식의 문제점을 분석하고 IEEE 1149.1 경계스캔 뿐만 아니라 IEEE P1500 래퍼 코아가 포함된 시스템 칩에서 사용할 수 있는 새로운 구조를 제안한다. 본 설계 기술은 최소한의 추가영역으로 코아의 설계변경 없이 IEEE표 1149.1 표준과 호환성을 유지하면서 확장성을 갖고 계층적으로 테스트 접근을 할 수 있다는 장점이 있다.

• 전자공학회논문지
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• 제52권6호
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• pp.70-76
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• 2015

본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

• 전자공학회지
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• 제22권12호
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• pp.93-104
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• 1995

디지탈 회로를 구현한 칩 및 보드의 시험 비용을 줄이기 위하여 사용되는 스캔 설계 기술 동향에 대하여 기술하였다. 스캔 설계 기술은 칩 수준에서 먼저 적용되기 시작하였다. 회로의 모든 플립플롭을 스캔할 수 있도록 하는 완전 스캔이 먼저 개발되었고, 최근에는 플립플롭의 일부분만 스캔할 수 있도록 하는 부분 스캔 기술이 활발하게 논의되고 있다. 한편 보드의 시험에 있어서도 보드에 실장되는 칩의 밀도가 증가되고, 표면 실장 기술이 일반화됨에 따라 종래의 시험 기술로는 충분한 시험을 거치는 것이 불가능하게 되었다. 따라서, 칩에 적용되던 기법과 유사한 스캔 설계 기술이 적용되기 시작하였다. 이를 경계 스캔(Boundary Scan)이라고 하는데, 이 기술은 80년대 후반부터 본격적으로 논의되기 시작하였다. 1990년에는 이 기술과 관련된 IEEE의 표준이 제정되어 더욱 많이 적용되는 추세에 있다. 이 논문에서는 이러한 칩 및 보드의 시험을 쉽게하기 위한 스캔 설계 기법의 배경, 발전 과정 및 기술의 내용을 소개한다.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.79-88
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• 2009

경계면스캔 구조는 시험대상회로의 입력측 스캔경로에 직렬입력을 통하여 시험패턴을 입력하고, 병렬로 대상회로에 인가한 후, 응답값을 출력측 스캔경로를 통하여 TDO로 직렬로 출력하는 시험구조로서, 대상회로의 동작속도에 맞추어 인가되는 연속적인 시험패턴에 대한 대상회로의 동적인 변화되는 출력을 관찰하는 것이 불가능하다. 본 논문에서는 대상회로의 동작속도 환경하에서 연속적인 시험패턴을 입력하여 시험대상회로의 연속적인 동적인 출력값들을 지속적으로 TDO로 출력함으로써 대상회로에 대한 성능시험에 사용할 수 있는 패턴생성기와 CBSR(Continuous capture Boundary Scan Register)를 이용한 시험구조와 시험절차를 개발하였다. 본 논문에서 사용된 CBSR은 연속캡쳐 설정과 쉬프트경로 설정을 위해 개발되었으며, 표준의 경계면 스캔 레지스터의 기능을 정상적으로 수행하도록 설계되었다. Altera의 Max+Plus 10.0를 사용하여 패턴생성기와 CBSR을 이용한 시험구조를 설계하고, 스캔구조를 적용 설계하고, CCAP명령어를 사용한 시험절차를 시뮬레이션을 통해 제안된 시험구조의 동작의 정확성을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제13권4호
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• pp.87-95
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• 2008

경계면 스캔 구조는 시험대상회로의 출력 값들을 캡쳐하여 스캔경로를 이용하여 TDO로 직렬출력하여 출력 값을 관찰할 수 있는 시험구조이며, Sample/preload명령어를 이용하여 시험대상회로의 특정한 한 순간의 출력만을 캡쳐하여 직렬출력하여 분석할 수 있다. 본 논문에서는 4비트 비동기 카운터회로를 시험대상회로로 선정하고, 정상동작중인 카운터의 특정 출력을 지정하여 특정한 순간의 정적인 출력이 아닌, 연속적인 동적인 출력 값들을 다른 출력결과의 영향 없이 지속적으로 TDO로 출력하여 관찰할 수 있는 선택 가능한 관측점을 가진 시험구조와 시험절차를 개발하였다. 본 논문에서 제안하는 선택 가능한 관측점을 가진 시험구조는 표준에서 정한 시험동작을 정상적으로 수행하며, 관측점의 설정을 위한 명령어가 추가되었다. 4비트 카운터회로에 제안된 선택 가능한 관측점 시험구조를 적용 설계하고, 관측점 설정 명령어를 사용한 시험절차를 Altera의 Max 10.0을 이용한 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권3호
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• pp.156-162
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• 2003

For a System-on-a-Chip(SoC) comprised of multiple IP cores, various design techniques have been proposed to provide diverse test link configurations. In this paper, we introduce a new instruction based Wrapped Core Linking Module(WCLM) that enables systematic integration of IEEE 1149.1 TAP'd cotes and P1500 wrapped cores with requiring least amount of area overhead compared with other state-of-art techniques. The design preserves compatibility with standards and scalability for hierarchical access.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권10호
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• pp.345-352
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• 2022

최근의 LiDAR(Light Detection And Ranging) 센서는 실시간으로 주변에 있는 물체를 스캔하는 데 사용된다. LiDAR 센서를 이용하여 주변 환경을 스캔할 경우 감지되었던 사물들에 대한 변화를 감지하고 실시간으로 움직이는 물체를 인식할 수 있다. 센서들의 제작 비용이 낮아지면서 LiDAR는 중요시설의 경계, 스마트시티, 자율주행차 등 다양한 산업 분야에서 다양하게 활용되고 있다. 이러한 LiDAR 데이터는 실시간에 사물을 스캔하는 만큼 입력 데이터의 크기가 크다. 따라서 이러한 LiDAR를 활용하는 시스템에서는 이러한 대용량 데이터의 실시간 처리가 병목이 될 수 있어서 이러한 대용량 처리에 대한 대안이 필요하다. 본 논문에서는 엣지 컴퓨팅 서버를 이용하여 방대한 포인트 클라우드를 압축하여 빠르게 처리하는 엣지 컴퓨팅 기법을 제안한다. LiDAR 센서의 레이저의 반사 범위가 제한되어 있으므로 실시간으로 넓은 영역을 스캔하기 위해서는 여러 대의 라이다를 사용해야 한다. 따라서 실시간으로 물체를 감지하거나 인식하기 위해서는 여러 개의 LiDAR 센서에 대한 데이터를 한 번에 처리해야 한다. 에지 컴퓨터는 데이터 가속을 수행하기 위해 포인트 클라우드를 효율적으로 압축하고 모든 데이터를 메인 클라우드에서 실시간에 압축해제하여 사용할 수 있도록 설계되었다. 이를 통해 사용자는 시스템을 중앙에서 병목 없이 실시간에 LiDAR 센서들을 제어할 수 있다. 실험에 사용된 시스템은 이러한 엣지 컴퓨팅 서비스를 적용함으로써 기존 클라우드 기반 방식에서 문제였던 데이터 병목 현상을 효과적으로 해결하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.1619-1622
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• 2002

최근에 생산되는 디지털 VLSI칩들은 그 집적도가 계속 높아지고 있으며, 이러한 칩들을 장착한 보드의 경우도 그 복잡성이 점차 높아지고 있다. 이에 따라 칩 및 보드에 대한 철저한 테스트 과정이 요구된다. 지금까지 보드 테스트 방법으로 널리 쓰였던 ICT(In-Circuit Test)는 칩의 고집적화에 따른 핀 간격의 조밀화와 SMT(Surface Mount Technology), BGA(Ball Grid Array), MCM(Multi Chip Module) 등의 새로운 패키징 방식의 등장에 따라 테스트 방법으로의 한계성을 드러내고 있다. 이에 대한 대안으로 등장한 IEEE Std 1149.1 은 ICT의 한계성을 극복할 수 있는 기술일 뿐 아니라 여러 가지 장점을 가지고 있으며 그 활용 분야도 다양하다. 본 논문에서는 IEEE Std 1149.1에 따라 설계된 보드 상에서 발생 가능한 고장들에 대한 고장 모델을 제시한다. 또한 각 고장 모델들의 양상과 진단 기법을 제시한다. 이를 통해 IEEE Std 1149.1에 따라 설계된 보드 상에서 발생한 고장들을 검출할 수 있으며, 고장의 종류 및 성격, 그리고 고장의 발생 위치 등의 정보를 얻을 수 있다. IEEE Std 1149.1에 따른 보드 설계가 보드의 신뢰성 보장에 긴요함을 인식하는 계기가 되기를 기대하며 제시된 고장 모델 및 진단 기법이 기술적으로 중요한 참고자료가 되기를 기대한다.

• 전자공학회논문지S
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• 제36S권12호
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• pp.41-50
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• 1999

본 논문에서는 형태학적 영상 분할을 위한 재구성 필터의 새로운 VLSI 구조를 제안한다. $h_{max}$ 연산에 기반한 재구성 필터는 영역의 경계정보는 보존하면서 영역 내부만을 평탄화하는 단순화 필터이다. 제안한 구조에서는 분할 메모리 구조와 효과적 영상 스캔 방법을 도입하여 연산량과 시간을 줄였다. 분할 메모리 구조는 연산에 필요한 데이터의 동시 접근을 가능하게 하여 병렬 데이터 처리를 가능하게 하며, 확장된 화소 연결관계를 통해 스캔에 의한 단순화 정도를 높인다. 제안한 선택적 순방향 스캔은 간단한 연산부의 도입을 통해 hmax 연산이 영상의 밝기값에 의존적인 단점을 극복하여 잡음제거와 동시에 적은 연산량으로 단순화를 수행할 수 있게 한다. 제안한 구조는 VHDL을 이용하여 기술하였으며, CAD 툴인 Mentor를 이용한 실험 결과 기존의 방법에 비해 18%정도의 연산만으로도 효과적 영상 단순화를 수행함을 확인하였다.

• 전기학회논문지
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• 제56권5호
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• pp.980-986
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• 2007

Boundary scan test structure(JTAG IEEE 1149.1 standard) that supports an internal scan chain is generally being used to test CUT(circuit under test). Since the internal scan chain can only have a single scan-in port and a single scan-out port; however, existing boundary test methods can not be used when multiple scan chains are present in CUT. Those chains must be stitched to form a single scan chain as shown in this paper. We propose an efficient boundary scan test structure that adds a circuit called Clock Group Register(CGR) for multiple clocks testing within the design of multiple scan chains. The proposed CGR has the function of grouping clocks. By adding CGR to a previously existing boundary scan design, the design is modified. This revised scan design overcomes the limitation of supporting a single scan-in port and out port, and it bolsters multiple scan-in ports and out ports. Through our experiments, the effectiveness of CGR is proved. With this, it is possible to test more complicated designs that have high density with a little effort. Furthermore, it will also benefit in designing those complicated circuits.