• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.577-579
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• 2001

휴대용 전자 제품의 수요가 증가함에 따라 전자 제품의 전력 소모를 감소시키는 문제가 중요하게 되었다. 예를 들면 현재 사용자가 급속도로 늘고 있는 개인 휴대 전화기나 노트북 컴퓨터는 소형화와 배터리의 사용시간 연장 등이 가장 중요한 기술적인 요소로 작용하고 있다. 전력소모를 줄이기 위해서 게이트 크기를 재결정하는 방법과 버퍼를 삽입함으로써 글리치를 줄이는 방법이 사용되고 있는데 최근에 버퍼의 위치를 결정하는 데 정수 선형계획법이 제안되었다. 본 연구에서는 최대 가중 독립 집합을 찾는 알고리즘을 이용해 버퍼의 위치를 결정 방법을 제안하였고 실험을 통해 효율성을 입증하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.10
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• pp.2305-2309
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• 2010

In this paper, the variations of threshold voltage characteristics for ratio of channel length and thickness have been alanyzed for DG(Double Gate)MOSFET having top gate and bottom gate. Since the DGMOSFET has two gates, it has advantages that contollability of gate for current is nearly twice and SCE(Short Channel Effects) shrinks in nano devices. The channel length and thickness in MOSFET determines device size and extensively influences on SCEs. The threshold voltage roll-off, one of the SCEs, is large with decreasing channel length. The threshold voltage roll-off and drain induced barrier lowing have been analyzed with various ratio of channel length and thickness for DGMOSFET in this study.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.765-767
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• 2010

In this paper, the variations of threshold voltage characteristics for ratio of channel length and thickness have been alanyzed for DG(Double Gate)MOSFET having top gate and bottom gate. Since the DGMOSFET has two gates, it has advantages that contollability of gate for current is nearly twice and SCE(Short Channel Effects) shrinks in nano devices. The channel length and thickness in MOSFET determines device size and extensively influences on SCEs. The threshold voltage roll-off, one of the SCEs, is large with decreasing channel length. The threshold voltage roll-off has been analyzed with various ratio of channel length and thickness for DGMOSFET in this study.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.149-150
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• 2007

ONO(Oxide-Nitride-Oxide)구조는 기억소자의 전하보유 능력을 향상시키기 위해 도입된 게이트 절연막이다. 본 연구에서는 ELA(Excimer Laser Annealing)방법으로 비정질 실리콘을 결정화 시켜서 그 위에 NVM(Nonvolatile Memory)소자를 만들어 전기적 특성을 측정하여 결과를 나타내었다. 실험 결과 같은 크기의 $V_D$에서 $V_G$를 조절함으로써 $I_D$의 크기를 조절할 수 있었다. $V_G-I_D$ Graph에서는 $I_{on}$과 $I_{off}$, 그리고 Threshold Voltage를 알 수 있었다. $I_{on}/I_{off}$ Ratio는 $10^3-10^4$이다. $V_G-I_D$ Graph에서는 게이트에 인가하는 Bias의 양을 통해서 Threshold Voltage의 크기를 조절할 수 있었다. 이는 Trap되는 Charge의 양을 임의로 조절할 수 있다는 것을 의미하며, 이러한 Programming과 Erasing의 특성을 이용하여 기억소자로서의 역할을 수행하게 된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.431.1-431.1
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• 2014

최근, 높은 캐리어 이동도와 유연성, 투명성의 우수한 전기적 기계적 특성을 갖는 그래핀에 관한 연구가 활발해지고 있으며 이를 기반으로 한 그래핀 field effect transistor (FET) 센서 응용 또한 관심이 커지고 있다. 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS 공정과의 호환성이 좋은 FET 기반의 센서의 감지 특성은 주로 전해질과 직접 접촉하는 게이트 절연체의 고유 특성에 의해 결정된다. 이러한 게이트 절연체는 일반적으로 스퍼터링, atomic layer deposition (ALD), plasma enhanced chemical vapor deposition (PECVD) 등의 진공 방법에 의해 형성되며, 이 공정 기술은 고가의 장비, 긴 공정 시간과 높은 제조비용이 요구된다. 더욱이, 위의 방식들은 소자 제작 동안에 플라즈마 발생 또는 열처리를 필요로 하게 되며 이는 그래핀 기반의 소자의 제작에 있어 큰 손상을 발생시키게 된다. 이러한 이유로 인해, 그래핀 FET 센서의 게이트 절연체의 형성에 있어 진공 증착 기술은 적절하지 않다. 본 연구에서는, 진공 증착 기술의 문제점을 극복하기 위해 sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서를 제작하였다. Sol-gel 방식은 적은 비용, 공정의 단순화, 높은 처리량 뿐 아니라 소자의 대면적화 제작에 유리하다는 장점을 가지며, 또한 게이트 절연체를 증착함에 있어서 플라즈마가 발생하지 않기 때문에 그래핀 FET 제작에 쉽게 적용될 수 있다. 특히, 게이트 절연체 중 Al2O3은 우수한 화학적 안정성과 감지 특성으로 인해 본 실험에 사용하였다. 결론적으로, sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서는 우수한 전기적 특성과 감지 특성 측면에서 매우 전망적이다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1277-1278
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• 2008

Pentacene 박막 트랜지스터의 소스/드레인 전극을 폴리머인 Poly(3,4-ethylene dioxythiophene) poly(styrenesulfonate) (PEDOT:PSS)를 사용하여 잉크젯 프린팅 방법으로 제작하였다. 펜타신 박막 트랜지스터는 열 증착법을 사용하여 폴리며 기판위에 100nm의 두께로 증착하였다. 게이트 절연막은 $SiO_2$ 위에 Polymethly Methacrylate (PMMA)를 증착시킨 double layer를 사용하였다. PMMA 위에 증착시킨 pentacene 결정립이 $SiO_2$ 위에 증착한 pentacene 결정립 보다 크게 성장하였고, double layer의 절연막을 씀으로 인해 게이트 누설 전류가 감소함을 보였다. Pentacene 증착 온도에 따른 결정립 크기를 비교하여 가장 적절한 온도를 찾았다. 프린팅 방법을 사용하여 만든 박막 트랜지스터는 전계효과 이동도가 ${\mu}_{FET}=0.023cm^2/Vs$ 이고, 문턱이전 기울기 S.S=0.49V/dec, 문턱전압 $V_{th}=-18V$, $I_{on}/I_{off}$ 전류비 >$10^3$의 전기적 특성을 보였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.2
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• pp.401-406
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• 2015

The change of subthreshold swing for channel length of asymmetric double gate(DG) MOSFET has been analyzed. The subthreshold swing is the important factor to determine digital chracteristics of transistor and is degraded with reduction of channel. The subthreshold swing for channel length of the DGMOSFET developed to solve this problem is investigated for channel thickness, oxide thickness, top and bottom gate voltage and doping concentration. Especially the subthreshold swing for asymmetric DGMOSFET to be able to be fabricated with different top and bottom gate structure is investigated in detail for bottom gate voltage and bottom oxide thickness. To obtain the analytical subthreshold swing, the analytical potential distribution is derived from Possion's equation, and Gaussian distribution function is used as doping profile. As a result, subthreshold swing is sensitively changed according to top and bottom gate voltage, channel doping concentration and channel dimension.

• Journal of the Korean Institute of Telematics and Electronics
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• v.19 no.1
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• pp.14-19
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• 1982

A differential amplifier has been designed and fabricated using aluminum-gate PMOS technology, Only enhaneement-mode MOSFET's are used in the circuit and the dimensions of transistors have been determined using simulation program MSINC. The fabricated integrated circuit with +15V and -l5V power supplies shows an open-loop DC voltage gain of 42 dB, a common mode rejection ratio (CMRR) of 50 dB, and a Power consumption of 20mW.

• Journal of Broadcast Engineering
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• v.3 no.1
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• pp.85-92
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• 1998

The block matching algorithm is the most popular motion estimation method in image sequence coding. In this paper, we propose a VLSI architecture. for implementing a recently proposed fast bolck matching algorith, which uses spatial correlation of motion vectors and hierarchical searching scheme. The proposed architecture consists of a basic searching unit based on a systolic array and two shift register arrays. And it covers a search range of -32~ +31. By using the basic searching unit repeatedly, it reduces the number of gatyes for implementation. For basic searching unit implementation, a proper systolic array can be selected among various conventional ones by trading-off between speed and hardware cost. In this paper, a structure is selected as the basic searching unit so that the hardware cost can be minimized. The proposed overall architecture is fast enough for low bit-rate applications (frame size of $352{\times}288$, 3Oframes/sec) and can be implemented by less than 20,000 gates. Moreover, by simply modifying the basic searching unit, the architecture can be used for the higher bit-rate application of the frame size of $720{\times}480$ and 30 frames/sec.

• The Journal of the Korea institute of electronic communication sciences
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• v.12 no.1
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• pp.101-108
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• 2017

As the quantum gate matrix is a $r^{n+1}{\times}r^{n+1}$ dimension when the radix is r, the number of control state vectors is n, and the number of target state vectors is one, the matrix dimension with increasing n is exponentially increasing. If the number of control state vectors is $2^n$, then the number of $2^n-1$ unit matrix operations preserves the output from the input, and only one can be performed the unitary operation to the target state vector. Therefore, this paper proposes a new method of function embedding that can replace $2^n-1$ times of unit matrix operations with deterministic contribution to matrix dimension by arithmetic power switch of the unitary gate. The proposed function embedding method uses a binary literal switch with a multivalued threshold, so that a general purpose hybrid MCU gate can be realized in a $r{\times}r$ unitary matrix.