• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.339-339
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• 2012

지난 몇 년 동안, 투명 비정질 산화물 반도체는 유기 발광 다이오드, 플렉서블 전자 소자, 솔라 셀, 바이오 센서 등 많은 응용분야에 연구되고 있다. 투명 비정질 산화물 반도체 그룹들 중, 특히 비정질 IGZO 박막 트랜지스터는 비정질 상태임에도 불구하고 높은 이동도와 낮은 동작 전압으로 훌륭한 소자 특성을 보인다. 이러한 고성능의 IGZO 박막 트랜지스터는 RF 마그네트론 스퍼터링이나 pulsed laser deposition과 같은 고진공 장비를 이용하여 이미 여러 그룹에서 제작되고 발표되었다. 하지만 진공 증착 시스템은 제조 비용의 절감이나 디스플레이 패널의 대면적화에 큰 걸림돌이 되고 있고, 이러한 문제점을 극복하기 위해서 용액 공정은 하나의 해결책이 될 수 있다. 용액 공정의 가장 큰 장점으로는 저온 공정이 가능하기 때문에 글라스나 플라스틱 기판에서 대면적으로 제작할 수 있고 진공 장비가 필요없기 때문에 제조 비용을 획기적으로 절감시킬 수 있다. 본 연구에서는 high-k 게이트 절연막과 IGZO 채널 층을 용액 공정을 이용하여 박막 트랜지스터를 제작하고 그에 따른 전기적 특성을 분석하였다. IGZO의 몰 비율은 In, Ga, Zn 순으로 각각 0.2 mol, 0.1 mol, 0.1 mol로 제작하였고, high-k 게이트 절연막으로는 Al2O3, HfO2, ZrO2을 제작하였다. 또한, 용액 공정 IGZO TFT를 제작하기 전, 용액 공정 high-k 게이트 절연막 캐패시터를 제작하여 그 특성을 분석하였다. 다양한 용액 공정 high-k 게이트 절연막 중, 용액공정 HfO2를 이용한 IGZO TFT는 228.3 [mV/dec]의 subthreshold swing, 18.5 [$cm^2/V{\cdot}s$]의 유효 전계 이동도, $4.73{\times}106$의 온/오프 비율을 보여 매우 뛰어난 전기적 특성을 확인하였다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1537-1542
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• 2011

본 연구에서는 이중게이트 MOSFET의 채널도핑이 비산형분포를 가질 때 게이트 산화막의 두께를 변화시키면서 문턱전압이하특성을 분석하였다. 이중게이트 MOSFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. 이에 이중게이트 MOSFET에서 단채널효과로서 잘 알여진 문턱전압 이하 스윙의 저하에 대하여 비선형도핑분포를 이용한 포아송방정식의 분석학적 모델로 분석하고자 한다. 또한 나노소자인 이중게이트 MOSFET의 구조적 파라미터 중 가장 중요한 게이트 산화막의 두께에 대하여 문턱전압이하 특성을 분석하였다. 본 논문에서 사용한 분석학적 포아송방정식의 포텐셜모델 및 전송모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하였다.

• 한국정보통신학회논문지
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• 제19권3호
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• pp.575-580
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• 2015

비대칭 이중게이트(double gate; DG) MOSFET는 단채널 효과를 감소시킬 수 있는 새로운 구조의 트랜지스터이다. 본 연구에서는 비대칭 DGMOSFET의 전도중심에 따른 차단전류를 분석하고자 한다. 전도중심은 채널 내 캐리어의 이동이 발생하는 상단게이트에서의 평균거리로써 상하단 게이트 산화막 두께를 달리 제작할 수 있는 비대칭 DGMOSFET에서 산화막 두께에 따라 변화하는 요소이며 상단 게이트 전압에 따른 차단전류에 영향을 미치고 있다. 전도중심을 구하고 이를 이용하여 상단 게이트 전압에 따른 차단전류를 계산함으로써 전도중심이 차단전류에 미치는 영향을 산화막 두께 및 채널길이 등을 파라미터로 분석할 것이다. 차단전류를 구하기 위하여 포아송방정식으로부터 급수 형태의 해석학적 전위분포를 유도하였다. 결과적으로 전도중심의 위치에 따라 차단전류는 크게 변화하였으며 이에 따라 문턱전압 및 문턱전압이하 스윙이 변화하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제12권9호
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• pp.1599-1604
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• 2008

본 연구에서 나노구조 FinFET 제작시 게이트산화막 특성이 서브문턱영역에서 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 FinFET에서 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값을 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 전송특성이 게이트산화막의 특성에 따라 매우 큰 변화를 보이는 것을 알 수 있었다. 특히 게이트길이가 작아지면서 전송특성에 커다란 영향을 미치는 터널링특성에 대하여 집중적으로 분석하였다.

• 한국진공학회지
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• 제4권3호
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• pp.313-318
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• 1995

비정질실리콘의 고상결정화 및 다결정실리콘의 열상화를 포함한 고온공정으로 제작한 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 연구하였다. 제작된 소자의 전계효과이동도는 60$ extrm{cm}^2$/V.s 이상, 서브트레시홀드 수윙은 0.65 V/decade 이하로 전기적 특성이 매우 우수하다. 그러나, 소자의 문턱전압이 음게이트전압으로 크게 치우쳐 있으며 n-채널과 p-채널 소자간의 서브트레시홀드 특성이 크게 다르다. 열성장된 게이트 산화막을 가진 다결정실리콘 박막 트랜지스터의 서브트레시홀드 특성을 다결정실리콘 활성층내의 트랩과, 게이트산화막과 다결정실리콘 사이의 계면 고정전하를 이용하여 모델링하였다. 시뮬레이션을 통하여 제안된 다결정실리콘의 트랩모델이 실험결과를 잘 설명할 수 있음을 확인하였다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.52-59
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• 1989

얇은 산화막의 신뢰성을 정전류 스트레스 방법으로 조사하였다. 실험에 사용된 소자는 산화막 두께가 20~25nm인 다결정실리콘 MOS 커패시터 이었다. VLSI 신뢰성 평가에 필수적인 자동측정 및 통계적 데이타분석을 HP9000 컴퓨터를 이용하여 수행하였다.측정한 TDDB 결과로부터 산화막의 결합밀도, 절연파괴 전하량(Qbd), 수명등을 측정한 결과 스트레스를 가하는 극성에 따라서 다른 특성이 나타났다. 결함밀도는 (-) 게이트 주입의 경우에 62개$cm^2$ 이었다. 절연파괴 전하량은 (+) 게이트 주입의 경우 30C/$cm^2$이었고, (-)게이트 주입의 경우가 1.43$cm^2$/A 이었고, (+)게이트 주입의 경우가 1.25$cm^2$/A이었다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.805-810
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑 농도뿐만이 아니라 상하단 산화막 두께, 하단 게이트 전압 등에 대하여 드레인 유도 장벽 감소 현상을 관찰하였다. 결과적으로 드레인 유도 장벽 감소 현상은 채널도핑 농도에 따라 큰 변화를 나타냈다. 채널길이가 25 nm 이하로 감소하면 드레인 유도 장벽 감소 현상은 급격히 상승하며 채널도핑농도에도 영향을 받는 것으로 나타났다. 산화막 두께가 증가할수록 도핑농도에 따른 드레인유도장벽감소 현상의 변화가 증가하는 것을 알 수 있었다. 채널도핑 농도에 관계없이 일정한 DIBL을 유지하기 위하여 상단과 하단의 게이트 산화막 두께가 반비례하는 것을 알 수 있었다. 또한 하단게이트 전압은 그 크기에 따라 도핑농도의 영향이 변화하고 있다는 것을 알 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제9권11호
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• pp.1227-1232
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• 2014

본 논문은 기존의 poly length만의 축소와 달리 입, 출력 소자를 포함한 core 디바이스의 $0.13{\mu}m$ 디자인을 10% 축소하는 것으로 여러 채널 길이에 따른 body effect와 doping profile simulation을 해석하였다. 축소 전의 DC 파라미터 매칭을 위하여 게이트 산화막의 decoupled plasma nitridation 처리와 LDD(Lightly Doped Drain) 이온주입 전 TEOS(Tetraethylortho silicate) 산화막 $100{\AA}$ 그리고 LDD 이온주입을 22o tilt-angle(45o twist-angle)로 최적화하였고 그 결과 축소 전의 5%의 범위에서 매칭됨을 확인하였다.

• 한국세라믹학회지
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• 제35권3호
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• pp.259-263
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• 1998

WSi2/CVD-Si/SiO2/Si-substrate의 폴리사이드 구조에서 실리콘 증착 POCl3 확산 그리고 WSi2 증착 유무에 따른 Thin oxide 특성을 연구했다 WSi2 막을 증착하지 않은 CVD-Si/SiO2/Si-substrate 구조에서 CVD-Si을 po-lycrystalline-Si으로 증착한 시편이 amorphous-Si을 증착한 시편보다 산화막 불량이 적다 WSi2 를 증착시킨 WSi2/CVD-Si/SiO2./Si-substrate의 구조에서 CVD-Si의 polycrystalline-Si 혹든 amorphous-Si 의 막 증착에 따른 thin oxide의 불량율 차이는 미미하다 산화막 불량은 CVD-Si에 확산시킨 인(P) 증가 즉 면저항(sheet resistance) 감소로 증가한다. Thin oxide의 절연특성은 WSi2 증착으로 저하된다 WSi2 증착으로 산화막 두께는 증가하나 막 특성은 열등해져 산화막 절연성이 떨어진다.