• JSTS:Journal of Semiconductor Technology and Science
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• 제1권3호
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• pp.193-196
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• 2001

For wide locking range, an analog delay locked loop (DLL) was designed with the selective phase inversion scheme and the variable number of delay elements. The number of delay elements was determined adaptively depending on the clock cycle time. During the analog fine locking stage, a self-initializing 3-state phase detector was used to avoid the initial state problem associated with the conventional 3-state phase detector. With these schemes, the locking range of analog DLL was increased by four times compared to the conventional scheme according to the simulation results.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.1-6
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• 2009

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.340-343
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• 1999

In this paper, we propose a wide range PLL(Phase Locked Loop) for 64X CD-ROMs & l0X DVD-ROMs. The frequency locking range of the Proposed PLL is 75MHz~370MHz. To reduce jitters caused by large VCO gain and supply voltage noise, a new V-I converter and a differential delay cell are used in 3-stage ring VCO, respectively. The new V-I converter has a 0.6V ~ 2.5V wide input range. In addition, we propose a new charge pump which has perfect current matching characteristics for the sourcing/sinking current. This new charge pump improves the locking time and the locking range of the PLL. This Chip is implemented in 0.25${\mu}{\textrm}{m}$ CMOS process. It consumes 55㎽ in worst case with a single 2.5V power supply.

• 한국ITS학회:학술대회논문집
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• 한국ITS학회 2010년도 춘계학술대회
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• pp.92-95
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• 2010

• Current Optics and Photonics
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• 제5권4호
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• pp.384-390
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• 2021

This paper presents a wide-range tunable wavelength-locking technology based on optoelectronic oscillation (OEO) loops for optical fiber sensors and microwave photonics applications, explains the theoretical fundamentals of the design, and demonstrates a method for locking the relative wavelength differences between a leader semiconductor laser and its follower lasers. The input of the OEO loop in the proposed scheme (the relative wavelength difference) determines the radio-frequency (RF) signal frequency of the oscillation output, which is quantized into an injection current signal for feedback to control the wavelength drift of follower lasers so that they follow the wavelength change of the leader laser. The results from a 10-hour continuous experiment in a field environment show that the wavelength-locking accuracy reached ±0.38 GHz with an Allan deviation of 6.1 pm over 2 hours, and the wavelength jitter between the leader and follower lasers was suppressed within 0.01 nm, even though the test equipment was not isolated from vibrations and the temperature was not controlled. Moreover, the tunable range of wavelength locking was maintained from 10 to 17 nm for nonideal electrical devices with limited bandwidth.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 대한기계학회논문집
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• 제17권10호
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• pp.2535-2542
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• 1993

Two-noded curved beam elements, CMLC (field-consistent membrane and linear curvature) and IMLC(field-inconsistent membrane and linear curvature) are developed on the basis of Timoshenko's beam theory and curvilinear coordinate. The curved beam element is developed by the separation of the radial deflection into the bending deflection. In the CMLC element, field-consistent axial strain interpolation is adapted for removing the membrane locking. The CMLC element shows the rapid and stable convergence on the wide range of curved beam radius to thickness. The field-consistent axial strain and the separation of radial deformation produces the most efficient linear element possible.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.829-832
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• 2005

This paper describes a wide-range dual-loop Delay Locked Loop (DLL) using Voltage Controlled Delay Line (VCDL) based on Transmission Gate(TG) inverters. One loop is used when the minimum VCDL delay is greater than a half of $T_{REF}$, the reference clock period. The other loop is initiated when the minimum delay is less than $0.5{\times}T_{REF}$. The proposed VCDL improves the dynamic operation range of a DLL. The DLL with a VCDL of 10 TG inverters provides a lock range from 70MHz to 700MHz when designed using $0.18{\mu}m$ CMOS technology with 1.8 supply voltage. The DLL consumes 11.5mW for locking operation with a 700MHz reference clock. The proposed DLL can be used for high-speed memory devices and processors, communication systems, high-performance display interfaces, etc.

• 한국전자파학회논문지
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• 제22권3호
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• pp.292-298
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• 2011

본 논문에서는 전압 제어 특성을 이용하여 광대역에서 사용 가능한 주입 동기 발진기를 제안하였다. 주입 동기 발진기의 공진 회로에 바렉터 다이오드를 포함시켜 다이오드의 바이어스 전압을 제어하여 자유 발진 주파수를 가변 가능하도록 하였으며, 이를 통해 주입 동기 신호의 입력 레벨이 낮더라도 광대역에서 동작이 가능하도록 하였다. 제안된 주입 동기 발진기는 0.8 mm 두께를 갖는 FR-4 기판을 사용하여 제작되었으며, 0~5 V의 제어 전압을 주어졌을 때, 자유 발진 주파수는 2.39~2.52 GHz로 가변이 가능하였다. 주파수 고정시 -10 dBm의 입력 신호 레벨에서 주파수 동기 범위가 50 MHz 이상이며, 주파수 가변을 통해 -30 dBm의 낮은 주입 신호레벨에서 90 MHz의 주파수 동기 범위를 얻을 수 있었다.

• 한국전자파학회논문지
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• 제27권8호
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• pp.717-724
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• 2016

본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.