• 전기전자학회논문지
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• 제20권3호
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• pp.333-336
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• 2016

차량 내 전자장치에서 효과적인 서브 버스로서 표준화된 저속 직렬 통신 프로토콜인 LIN(local interconnect network)이 개발되었다. 본 논문에서는 LIN 버전 2.2A를 기반으로 LIN 제어기를 Verilog HDL을 이용하여 구현하였다. 구현된 LIN 제어기는 FPGA에서 동작을 확인하였으며 IP 형태로 제공되어 SoC 시스템에 통합이 가능하다. 0.18um 공정에서 합성하였을 때의 게이트 수는 약 2,300 게이트이다.

• 전기전자학회논문지
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• 제21권3호
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• pp.256-259
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• 2017

SENT(single edge nibble transmission)는 차량에 탑재되는 다양한 센서와 ECU(electronic control unit)간의 직렬 통신 프로토콜이다. SENT는 디지털 파형을 사용하기 때문에 트랜시버 회로가 필요 없고 구조가 간단하며 가격이 저렴하여 주로 센서 내장형 통신 인터페이스로 주로 사용된다. 본 논문에서는 Verilog HDL을 이용하여 SAE J2716 규격을 만족하는 SENT 인터페이스를 설계하였다. 또한 이를 FPGA로 구현하고 테스트 보드를 제작하여 동작을 확인하였다. 0.18um 공정으로 합성하였을 때의 게이트 수는 약 2,500 게이트이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.167-169
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• 2010

본 논문에서는 최근 모바일장치에서 널리 사용되는 TFT-LCD를 제어 할 수 있는 컨트롤러를 하드웨어로 구현하고 FPGA로 검증한 내용을 기술한다. TFT-LCD 컨트롤러는 red, green, blue의 픽셀 정보와 동기화 할 수 있는 Hsync, Vsync 신호를 출력하고 TFT-LCD에 각 픽셀의 RGB 값이 나타나게 된다. 하드웨어 기술 언어로는 verilog-hdl을 사용하였고, 모델심 소프트웨어를 통하여 시뮬레이션을 확인하고 Xilinx FPGA를 통해 올바른 동작을 검증하였다. 프레임 버퍼는 FPGA안에 블록램의 형태로 구성하여 TFT-LCD에 이미지 파일이 출력되도록 설계 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.411-413
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• 2003

본 논문에서는 ARM922T Core와 주변장치를 설계할 수 있는 100만 게이트의 FPGA를 내장한 알데라(Altera)사의 엑스칼리버(Excalibur)를 이용하여 DC모터 제어용 SoC를 설계하였다. SoC란 System on Chip의 약자로 하나의 칩 안에 프로세서와 다양한 목적의 주변장치들을 집적하는 것을 말한다. 모터를 구동하기 위한 PWM신호 생성기를 하드웨어 설계언어(Hardware Description Language)로 구현하고 시뮬레이션을 통해 설계모듈을 검증하였다. 이렇게 검증한 PWM 생성기 모듈과 ARM922T Core를 합성하여 SoC를 설계하였다. PWM 생성기 모들을 구성하는 내부의 각 분분을 VerilogHDL로 코딩하여 심볼로 만들어 통합하는 방식으로 설계를 하였으며 실제 모터를 구동하기 위해서 프로세서가 동작할 수 있도록 C언어로 프로그램하여 함께 칩에 다운로드하여 테스트를 하였다. SoC를 기반으로한 시스템 설계의 장점은 시스템이 간단해지고 고속의 동작이 가능하며 회로의 검증 및 다양한 시뮬레이션이 용이하다는데 있다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2286-2292
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• 2008

본 논문에서는 MB-OFDM(Multiband-Orthogonal Frequency Division Multiplexing) 시스템에서 사용되는 RS(23,17) 부호에 대한 복호기의 최적 구조를 제안하고, 설계하였다. 제안된 복호기 구조는 파이프 라인 구조를 갖는 수정된 유클리드(Modified Euclidean) 알고리즘을 사용하며, MB-OFDM 시스템에 최적화되어 작은 복호 지연(latency) 및 하드웨어 복잡도를 가진다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성하였다. 350MHz로 합성했을 때 timing violation이 발생하지 않았기 때문에, 실제 ASIC을 제작해도 250MHz까지 동작하며, gate count는 20,710로 나타났다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.649-651
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• 2012

본 논문에서는 Core-A를 이용한 실시간 영상 신호 처리 SoC 설계와 검증에 대해 기술한다. 영상 신호 처리를 위한 방식으로 SoC를 사용하였으며 영상 처리를 위한 ISP를 설계하였다. 영상 처리를 위한 마이크로프로세서는 코드밀도를 높이고 Verilog HDL을 사용하여 기술되어 여러 응용분야에서 최적화할 수 있는 국내에서 개발된 Core-A를 사용하였다. 본 논문에서 제안한 SoC는 Verilog HDL언어로 설계 되었고, 기본 SoC의 구조는 Core-A, AMBA Bus, ISP, Memory controller, Uart로 구성하였다. 구현된 SoC는 다양한 영상 신호 처리를 지원하여 향후 영상압축 인코더의 실시간 이미지 처리용 소스로 사용할 수 있고 신호 처리 알고리즘 검증용에도 유용하게 사용될 수 있을 것으로 보인다. 설계 검증을 위해 먼저 FPGA를 이용하여 검증하였으며 TSMC $0.18{\mu}m$ CMOS공정으로 합성한 결과 동작주파수는 50MHz, 전체 게이트 수 86.1k로 확인되었다.

• 한국통신학회논문지
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• 제25권11B호
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• pp.1957-1965
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• 2000

본 논문에서는 휴대 멀티미디어 응용을 위한 MDSP(Multimedia Fixed Point DSP) 칩의 내장 메모리 테스트와 기판 수준의 테스트를 지원하기 위해 내장 메모리 테스트를 위한 자체 테스트 기법, 기판 수준의 테스트 지원 및 내장 메모리를 위한 자체 테스트 회로를 제어하기 위한 경계 주사 기법을 구현하였다. 본 논문에서 구현한 기법들은 Verilog HDL을 이용하여 회로들을 설계하였으며, Synopsys 툴과 현대 heb60 라이브러리를 이용하여 합성하였다. 그리고 회로 검증을 위한 시뮬레이터는 Cadence사의 VerilogXL을 사용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.427-428
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• 2008

본 논문에서는 IEEE 802.11 MAC Layer의 Reception, Transmission 검증을 위해 PLI (Programing Language Interface)를 이용한 방법을 제안한다. PLI를 이용한 검증은 시스템 Level의 검증으로써 설계단계에서 문제점을 확인하고 수정할 수 있다. 그러므로 불필요한 개발비의 낭비를 줄일 수 있고 개발 기간 단축의 효과를 거둘 수 있다. 검증을 위해 Mentor Graphics 사의 HDL (Hardware Description Language) 시뮬레이터인 Modelsim 6.1g Version을 사용하고 PLI를 이용하여 검증 환경을 구축한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.301-304
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• 2002

This paper describes the design and implementation results of JPEG core, based on the ITU-T Recommendation T.81. We designed the RTL circuit in Verilog HDL, making reference to the JPEG program from the Independent JPEG Group. The circuit has been simulated with Verilog-XL, synthesized with Design Compiler and verified using Altera FPGA. Since the synthesized circuit includes a small number of gates, it is expected to be used as a core module in image processing SOC.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.333-336
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• 2001

This paper describes the design and implementation results of 40, 32, 24 and 16kbps ADPCM encoder and decoder circuit, based on the protocol CCITT G.726. We verified the ADPCM algorithm using C language and designed the RTL circuit with Verilog HDL. The circuit has been simulated by Verilog-XL, synthesized by Design Compiler and verified using Xilinx FPGA. Since the synthesized circuit includes a small number of gates, it is expected to be used as a core module in the digital voice and image processing SOC.