본 연구는 IoT 기술을 이용한 의료기기에서 송수신되는 대량의 이진데이터의 디지털 변조 과정시 독특한 압축 알고리즘을 적용하여 보다 빠른 시간내에 데이터를 송수신하기 위한 연구이다. 이를 위해 이진데이터 스트리밍을 간단한 규칙에 따라 바이너리 클러스터라는 단위로 구분한 뒤, 각 바이너리 클러스터에 대해 1차 압축바이너리 클러스터를 생성하고 유형별로 추가적인 압축 연산을 통해 1 내지 2비트를 압축한 2차 압축 바이너리 클러스터를 생성한 뒤, 각각의 2차 압축 바이너리 클러스터를 맨체스터 라인코딩 방식으로 전송하였다. 특히 본 연구에서는 각각의 2차 압축바이너리 클러스터들의 구분을 위한 정보로서 휴지 전위를 2차 압축 바이너리 클러스터를 코딩한 맨체스터 코드 사이에 삽입 전송하는 방법을 제안하였다. 이를 통해, 2비트 압축된 바이너리 클러스터의 경우 휴지 전위를 위한 1 전송 단위 시간의 소요를 고려하더라도 추가적으로 1 전송 단위 시간의 시간적 이득을 얻게 됨으로써 전송 속도를 향상시킬 수 있을 것으로 기대되었다. 휴지 전위는 1개 전송 단위로서만 독립적으로 각각 분리된 압축바이너리 클러스터들의 연결에 사용하므로, 2개 전송단위 시간 이상의 연속된 휴지 전위는 존재하지 않게 되고, 맨체스터 코딩의 기본 규칙을 준수하므로 직류 성분도 존재하지 않게 된다. 특히 이미 정보이론 알고리즘을 이용한 압축된 이진 데이터에 대해서도 본 연구에서 제안한 압축전송 과정을 이용할 경우 전송 속도를 추가적으로 약 12.6% 향상 시킬 수 있음이 예측되었다.
스마트카드, USB token과 같은 저 전력 정보보호장치의 가장 큰 위협요소인 부채널 공격은 장치 내부에 구현된 암호 알고리즘의 이론적인 안전도와는 무관하게 적용될 수 있다. 특히, 부채널 공격들 중에서 차분 전력분석 공격은 적용이 쉽고 근본적인 방어가 어려워서 매우 위협적인 공격이지만 공격을 적용하기 위해서는 측정된 모든 신호가 시간축 상에서 매우 잘 정렬된 신호라는 전제조건이 필요하기 때문에, 트리거 지터링, 잡음, 차분 전력 분석 공격 방어책 등 여러 요인들에 의해 시간축 상에 정렬되지 않은 측정된 신호를 정렬하기 위한 여러 가지 방법들이 제안되어 왔다. 기존의 신호 정렬 방법들은 측정된 신호의 시간축 상의 위치만을 정렬하는 방법들이어서, 랜덤 클럭을 이용하여 알고리즘의 수행 시간(시간축 상의 신호 크기)을 변화시키는 차분 전력 분석 대응 방법에는 적용이 되지 않는다. 본 논문에서는 측정된 소비 전력 신호를 보간(interpolation)과 추출(decimation) 과정을 통해서 시간축 상에서 위치뿐만 아니라 크기도 동시에 정렬시키는 향상된 신호 정렬 방법을 제안하였다. 또한 랜덤 클럭 방식의 차분 전력 분석 공격 방어대책이 구현된 스마트카드 칩에 개선된 신호 정렬 방법을 적용하여 차분 전력 분석 공격이 효과적으로 적용됨을 실험적으로 확인하였다.
본 논문은 절대 시간 측정 가능한 시간 디지털 변환기에 대한 논문으로 제안하는 시간 디지털 변환기는 0.18-um CMOS 공정을 이용하여 설계 되었고 IC로 제작하여 검증하였다. 설계된 시간 디지털 변환기는 라이다 시스템에 적용하기 위하여 긴 측정시간과 절대적인 50ps를 측정할 수 있어야하는데 위상고정루프의 625MHz 클록을 기준클록으로 사용하기 때문에 절대시간의 측정이 가능하며 디지털 보정회로를 이용하여 어떤 상황에서 든 50ps의 분해능을 가질 수 있다. 기준클록을 카운터하여 큰 시간 단위의 측정을 할 수 있어 최대 800ns의 시간이 측정가능하고 딜레이 체인을 이용하여 정밀한 시간 값을 측정 할 수 있다. 결과적으로 제작된 시간 디지털 변환기는 50ps 단위로 시간을 측정할 수 있는데 최대 오차는 INL 0.8-LSB정도이며 1.8V 인가전압에 전력 소모는 약 70mW 정도이다.
NIST 표준에 정의된 소수체(prime field) GF(p) 상의 224-비트 타원곡선을 지원하는 타원곡선 암호 프로세서를 설계하였다. 타원곡선 암호의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현하였다. 점 덧셈과 점 두배 연산은 투영(projective) 좌표계를 이용하여 연산량이 많은 나눗셈 연산을 제거하였으며, 소수체 상의 덧셈, 뺄셈, 곱셈, 제곱 연산만으로 구현하였다. 스칼라 점 곱셈의 최종 결과값은 다시 아핀(affine) 좌표계로 변환되어 출력하며, 이때 사용되는 역원 연산은 Fermat's little theorem을 이용하여 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$공정의 CMOS 셀 라이브러리로 합성한 결과 10 MHz의 동작 주파수에서 2.7-Kbit RAM과 27,739 GE로 구현되었고, 최대 71 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 1,326,985 클록 사이클이 소요되며, 최대 동작 주파수에서 18.7 msec의 시간이 소요된다.
본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.
Plasma melatonin, thyroid-stimulating hormone (TSH) and body temperature were measured simultaneously and continuously before and after the sleep-wake cycle was shifted in 4 healthy males and changes in the circadian rhythm itself and in the phase relationship among these circadian rhythms were determined. Normal sleep-wake cycle (sleep hours: 2300-0700) was delayed by 10 h (sleep hours: 0900-1700) during the experiment. Even after this shift the typical melatonin rhythm was maintained: low during daytime and high during night. The melatonin rhythm was gradually delayed day by day. The TSH rhythm was also maintained fundamentally during 3 consecutive days of altered sleep-wake cycle. The phase was also delayed gradually but remarkably. The daily rhythm of body temperature was changed by the alteration of sleep-wake cycle. The body temperature began to decrease at the similar clock time as in the control but the decline during night awake period was less steep and the lowered body temperature persisted during sleep. The hormonal profiles during the days of shifted sleep/wake cycle suggest that plasma melatonin and TSH rhythms are basically regulated by an endogenous biological clock. The parallel phase shift of melatonin and TSH upon the change in sleep-wake cycle suggests that a common unitary pacemaker probably regulates these two rhythms. The reversal phase relationship between body temperature and melatonin suggests that melatonin may have a hypothermic effect on body temperature. The altered body temperature rhythm suggests that the awake status during night may inhibit the circadian decrease in body temperature and that sleep sustains the lowered body temperature. It is probable but uncertain that there ave causal relationships among sleep, melatonin, TSH, and body temperature.
본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.
20 Gb/s 광 전송 시스템을 위한 광 송신기와 수신기를 전기적 시분할 다중 방식으로 제작하고 그 특성을 측정하였다. 특히 광 수신기의 핵심 회로인 클럭(19.906㎓) 추출 회로의 구현을 위해 반파장 지연 선로와 상용화된 EX-OR 소자를 이용한 NRZ-PRZ 변환기와 유전체 공진기를 이용한 협대역 대역통과 필터 및 마이크로스트립 대역통과 필터를 설계, 제작하였으며, 최종적으로 수신부에서 1:2로 역다중화된 10 Gb/s 신호의 비트 오율(BER)을 측정하였다. 제작된 송ㆍ수신기를 직접 연동하였을 때, 수신기의 수신 감도는 BER $1{\times}10^{-12}$에서 -26.2dBm을 나타내었다.
The Radio Navigation System(R. N. S.) has been progressed consistantly with the development of electric-electronic engineering techniques since the R. D. E had been developed in 1910. The R. N. S. mostly depends on either Hyperbolic Navigation System(H. N. S.) or Spherical Navigation System(S. N. S.) in the ocean, and on Rectangular Navigation System (R. N. S.) in the air near the airport or an a combinations of the above systems in both area. Another effective R. N. S may be the Ellipse-Hyperbola Navigation System(E-H N. S.), which is proposed and named such in this paper. The equations calculating GDOP are derived and the GDOP values are calculated in the case of H. N. S., S. N. S, and E-H. N. S., respectively, for the specified case that four transmitting stations are arranged on the apex of a square, Then the GDOP diagrams of above navigation systems are presented for qualitative comparison in this paper. To measure the distances from the receiver to the stations in S. N. S., and/or the sum of distances to two stations in E-H N. S., the time synchronization between the transmitter clocks and the receiver clock is a major premise. The author has proposed the algorithm for getting this synchronmization utilizing the by S. N. S. or E-H N. S while GDOPs of those are relatively good. Even though clock synchronization error is a voidable due to the fix error used, the simulated results shows that the position accuracy of S. N. S. and E-H N. S. by the proposed method is far upgraded compared with that determined by H. N. S. directly, as far as the outer region of transmitter arrangement is concerned.
본 논문에서는 디지털 TV 방송 스트림을 분석, 검증하기 위한 시스템을 PC 상에서 소프트웨어 기반으로 구현하였다. 저장되어 있는 MPEG-2 트랜스포트 스트림(transport stream. TS) 파일을 입력으로 받으며 별도의 하드웨어 장치를 사용하지 않는다. 이 분석기는 프로그램 규격 정보 (program specific Information, PSI). TS 섹션. TS 헤더 등 기본 내용 뿐만 아니라, TS 패킷들을 오디오, 비디오, 클록참조값(program clock reference. PCR). 부가 데이터. 널(null) 패킷 등으로 구분하여 그래픽 사용자 인터페이 스 통하여 보여 준다. 또한, 현재 표시되고 있는 75 패킷과 가장 가까운 I 프레임를 디스플레이해 줌으로써 비트스트림 상의 오류 부분을 실제 영상과 쉽게 매팅시킬 수 있도록 해 준다. 본 논문의 분석기는 MPEG-2 비트스트림 적합성 검사 기능도 제공하며, 데이터 방송을 위한 여러 가지 부가 데이터를 기존 MPEG-2 스트림에 삽입하는 기능도 갖고 있다. 본 논문의 분석기를 이용함으로써 저비용으로 방송 스트림을 분석, 검증할 수 있을 뿐만 아니라, 실험실 연구를 위한 대화형 방송 및 데이터 방송용 비트 스트림을 저비용으로 제작할 수 있다.
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[게시일 2004년 10월 1일]
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