• 전기전자학회논문지
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• 제12권3호
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• pp.176-183
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• 2008

본 논문에서는 DTMOS(Dynamic Threshold voltage MOSFET) 스위칭 소자를 사용한 고 효율 전원 제어 장치 (PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DTMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기(Saw-tooth generator), 밴드갭기준 전압 회로(Band-gap reference circuit), 오차 증폭기(Error amplifier), 비교기(Comparator circuit)가 하나의 블록으로 구성되어 있다. 삼각파 발생기는 그라운드부터 전원 전압(Vdd:3.3V)까지 출력 진폭 범위를 갖는 1.2MHz 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 DC gain과 $64^{\circ}$ 위상 여유를 갖도록 설계하였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 전력전자학회논문지
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• 제15권2호
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• pp.103-110
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• 2010

본 논문에서는 대용량급 전력변환회로를 대상으로, 기존 위상천이 풀 브리지 컨버터의 환류 전류 문제를 해결하기 위하여 새로운 모드 가변형 비대칭 풀 브리지 컨버터를 제안한다. 제안된 회로는 구동시비율 D에 따라 50% 이하에서는 비대칭 풀 브리지 컨버터로 동작하며, 50% 이상에서는 능동 클램프 풀 브리지 컨버터로 동작하게 된다. 따라서 제안된 회로는 정상상태시 약 50% 시비율로 동작되므로 기존 위상천이 풀 브리지 컨버터의 문제점인 환류전류를 제거 할 수 있으며, 이를 통하여 도통 손실을 줄일 수 있다. 또한, 넓은 부하범위에서 영전압 스위칭 동작이 가능하며, 출력 전류 리플도 매우 작은 장점이 있다. 특히 순간정전시 능동 클램프 컨버터로 동작 모드가 변하여 50~100% 시비율로 동작되므로 넓은 입력전압범위에 대해 대응이 가능하다. 본 논문에서는 제안된 회로의 동작원리 및 PSIM simulation을 수행하였으며, 1.2kW급 시작품을 제작하여 제안된 회로의 타당성을 검증하였다.

• 전기학회논문지
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• 제66권9호
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• pp.1341-1350
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• 2017

In this paper, a high reliability 30W DC-DC converter is designed considering military standard (MIL-STD) for military applications such as guided weapon and aircraft. The performances and specifications of conventional military grade DC-DC converter are practically analyzed. The requirements for military grade DC-DC converter are established in consideration of MIL-STD and analysis results of conventional product. Two isolated DC-DC converter, forward and fly-back converter, are designed and compared to determine topology. From experimental results under various operating conditions, the forward topology satisfied performances and specifications of MIL-STD for military DC-DC converter.

• 제어로봇시스템학회논문지
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• 제20권7호
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• pp.756-759
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• 2014

DC/DC converters are commonly used to generate regulated DC output voltages with high-power efficiencies from different DC input sources. The converters can be applied in the regenerative braking of DC motors to return energy back to the supply, resulting in energy savings for the systems at periodic intervals. The fundamental converter studied here consists of an IGBT (Insulated Gate Bipolar mode Transistor), an inductor, a capacitor, a diode, a PWM-IC (Pulse Width Modulation Integrated Circuit) controller with oscillator, amplifier, and comparator. The PWM-IC is a core element and delivers the switching waveform to the gate of the IGBT in a stable manner. Display of the DC/DC converter output depends on the IGBT's changes in the threshold voltage and PWM-IC's pulse width. The simulation was conducted by PSIM software, and the hardware of the DC/DC converter was also implemented. It is necessary to study the fact that the output voltage depends on the duty rate of D, and to compare the output of experimental result with the theory and the simulation.

• ETRI Journal
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• 제42권5호
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• pp.773-780
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• 2020

A 40 nm complementary metal oxide semiconductor carrier-aggregated drive amplifier with high linearity is presented for sub-GHz Internet of Things applications. The proposed drive amplifier consists of two high linear amplifiers, which are composed of five differential cascode cells. Carrier aggregation can be achieved by switching on both the driver amplifiers simultaneously and combining the two independent signals in the current mode. The common gate bias of the cascode cells is selected to maximize the output 1 dB compression point (P1dB) to support high-linear wideband applications, and is used for the local supply voltage of digital circuitry for gain control. The proposed circuit achieved an output P1dB of 10.7 dBm with over 22.8 dBm of output 3rd-order intercept point up to 0.9 GHz and demonstrated a 55 dBc adjacent channel leakage ratio (ACLR) for the 802.11af with -5 dBm channel power. To the best of our knowledge, this is the first demonstration of the wideband carrier-aggregated drive amplifier that achieves the highest ACLR performance.

• ETRI Journal
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• 제33권5호
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• pp.752-758
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• 2011

This paper presents a clock and data recovery circuit that supports dual data rates of 5.4 Gbps and 3.24 Gbps for DisplayPort v1.2 sink device. A quarter-rate linear phase detector (PD) is used in order to mitigate high speed circuit design effort. The proposed linear PD results in better jitter performance by increasing up and down pulse widths of the PD and removes dead-zone problem of charge pump circuit. A voltage-controlled oscillator is designed with a 'Mode' switching control for frequency selection. The measured RMS jitter of recovered clock signal is 2.92 ps, and the peak-to-peak jitter is 24.89 ps under $2^{31}-1$ bit-long pseudo-random bit sequence at the bitrate of 5.4 Gbps. The chip area is 1.0 mm${\times}$1.3 mm, and the power consumption is 117 mW from a 1.8 V supply using 0.18 ${\mu}m$ CMOS process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3215-3217
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• 1999

In this paper, a new structure of realizing switching control logic for Data Weighted Average Technique is suggested. It uses memory and adder for summing past binary input and this summed data is used to select one switch in control logic. This control logic acts in parallel regardless of resolution so increasing resolution don't affect on converting speed. In this reason, high speed and high resolution D/A converter based on Data Weighted Average Technique could be made. In this paper, 4 bits current mode thermometer code D/A converter is degined and simulated by using HSPICE. Simulated results show that new structure of D/A converter has more than 250MHz converting speed and less than 0.0003[LSB] INL error. It is very useful in low power circuit because of using 3.3 V supply voltage.

• 한국정보통신학회논문지
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• 제16권8호
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• pp.1734-1740
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• 2012

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• Applied Microscopy
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• 제34권1호
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• pp.51-59
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• 2004

주사전자현미경(SEM)에서 전자를 발생시키는 전자총 부분의 고압발생 장치를 설계 제작하고 그 안정성을 시험하였다. 고전압을 발생시키는 switching 주파수는 고압트랜스의 1차 측 임피던스와 인덕턴스에 matching 되는 주파수에서 최적의 전압 안정도가 유지되었다. 1차 측의 고압트랜스의 turn 수가 적으면 인덕턴스가 낮으므로 최적적인 matched switching 주파수가 높은 쪽으로 올라간다. 최대 출력 전압은 -30 kV 이상 출력되었으나 안정도는 출력전압이 -5 kV에서 10 kV 범위에서 가장 좋게 나타났다. 23.8 kHz에서 출력파형의 흔들림 없었고 DC 고전압 출력 또한 최고의 안정도을 보였다. 이때 도출된 전압 안정도는 ${\pm}0.002%$였다.