Design of Low-Area and Low-Power 1-kbit EEPROM

In this paper, a logic process based 1-kbit EEPROM IP for RFID tag chips of 900MHz is designed. The cell array of the designed 1-kbit EEPROM IP is arranged in a form of four blocks of 16 rows x 16 columns, that is in a two-dimensional arrangement of one-word EEPROM phantom cells. We can reduce the IP size by making four memory blocks share CG (control gate) and TG (tunnel gate) driver circuits. We propose a TG switch circuit to supply respective TG bias voltages according to operational modes and to keep voltages between devices within 5.5V in terms of reliability in order to share the TG driver circuit. Also, we can reduce the power consumption in the read mode by using a partial activation method to activate just one of four memory blocks. Furthermore, we can reduce the access time by making BL (bit line) switching times faster in the read mode from reduced number of cells connected to each column. We design and compare two 1-kbit EEPROM IPs, two blocks of 32 rows ${\times}$ 16 columns and four blocks of 16 rows ${\times}$ 16 columns, which use Tower's $0.18{\mu}m$ CMOS process. The four-block IP is smaller by 11.9% in the layout size and by 51% in the power consumption in the read mode than the two-block counterpart.

저면적.저전력 1Kb EEPROM 설계

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.