• 전기학회논문지
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• 제59권2호
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• pp.355-358
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• 2010

As CMOS technology continues to scale down, signal processing is favorably done in the digital domain, which requires Analog-to-Digital (A/D) Converter to be integrated on-chip. This paper presents a design methodology of 12-bit 1-MS/s Rail-to-Rail fully differential SAR ADC using Deep N-well Switch based on binary search algorithm. Proposed A/D Converter has the following architecture and techniques. Firstly, chip size and power consumption is reduced due to split capacitor array architecture and charge recycling method. Secondly, fully differential architecture is used to reduce noise between the digital part and converters. Finally, to reduce the mismatch effect and noise error, the circuit is designed to be available for Rail-to-Rail input range using simple Deep N-well switch. The A/D Converter fabricated in a TSMC 0.18um 1P6M CMOS technology and has a Signal-to-Noise-and-Distortion-Ratio(SNDR) of 69 dB and Free-Dynamic-Range (SFDR) of 73 dB. The occupied active area is $0.6mm^2$.

• Journal of Power Electronics
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• 제15권1호
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• pp.131-145
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• 2015

The voltage-source inverters (VSI) supplying a motor drive are prone to open transistor faults. To address this issue in fault-tolerant drives applicable to electric vehicles, a new open transistor fault diagnosis (FD) method is presented in this paper. According to the proposed method, in order to define the FD index, the phase angle of the converter output current is estimated by a simple trigonometric function. The proposed FD method is adaptable, simple, capable of detecting multiple open switch faults and robust to load operational variations. Keeping the FD in mind as a mandatory part of the fault tolerant control algorithm, the FD block is applied to a five-phase converter supplying a multiphase fault-tolerant PM motor drive with non-sinusoidal unbalanced current waveforms. To investigate the performance of the FD technique, the fault-tolerant sliding mode control (SMC) of a five-phase brushless direct current (BLDC) motor is developed in this paper with the embedded FD block. Once the theory is explained, experimental waveforms are obtained from a five-phase BLDC motor to show the effectiveness of the proposed FD method. The FD algorithm is implemented on a field programmable gate array (FPGA).

• ETRI Journal
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• 제41권4호
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• pp.536-548
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• 2019

In this study, an electronically steerable parasitic array radiator (ESPAR) antenna via analog radio frequency (RF) switches for a single RF chain MIMO system is presented. The proposed antenna elements are spaced at ${\lambda}/64$, and the antenna size is miniaturized via a dielectric radome. The optimum reactance load value is calculated via the beamforming load search algorithm. A switch simplifies the design and implementation of the reactance loads and does not require additional complex antenna matching circuits. The measured impedance bandwidth of the proposed ESPAR antenna is 1,500 MHz (1.75 GHz-3.25 GHz). The proposed antenna exhibits a beam pattern that is reconfigurable at 2.48 GHz due to changes in the reactance value, and the measured peak antenna gain is 4.8 dBi. The reception performance is measured by using a $4{\times}4$ BPSK signal. The measured average SNR is 17 dB when using the proposed ESPAR antenna as a transmitter, and the average SNR is 16.7 dB when using a four-conventional monopole antenna.

• 전자공학회논문지
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• 제51권8호
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• pp.172-177
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• 2014

두 가지 $N_2$ 프로세스(성장 중 반응성 질소 그리고 질소 플라즈마 경화)에 의해 특별히 개선된 AsGeTeS 위에 만들어진 문턱 스위칭 소자를 제시하고자 한다. 적층과 열적 안정적인 소자 구조가 가능한 두 스텝 프로세스에서의 질소의 사용은 나노급 배열 회로의 응용에서의 스위치와 메모리 소자의 집적을 가능하게 한다. 이것의 좋은 문턱 스위칭 특성에도 불구하고 AsTeGeSi 기반의 스위치는 높은 온도에서의 신뢰성 있는 저항 메모리 적용에 중요한 요소를 가진다. 이것은 보통 Te의 농도 변화에 기인한다. 그러나 chalconitride 스위치(AsTeGeSiN)은 $30{\times}30(nm^2)$ 셀에서 $1.1{\times}10^7A/cm^2$가 넘는 높은 전류 농도를 갖는 높은 온도 안정성을 보여준다. 스위치의 반복 능력은 $10^8$번을 넘어선다. 더하여 AsTeGeSiN 선택 소자를 가진 TaOx 저항성 메모리를 사용한 1 스위치-1저항으로 구성된 메모리 셀을 시연하였다.

• 전자공학회논문지CI
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• 제44권3호
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• pp.81-89
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• 2007

MPI(message passing interface) 기반 PC 클러스터 상에서 병렬분산 GHT(generalized Hough transform)를 모델화하고 시간 분석하여 고속화 구현하였다. 파이프라인 방송(pipelined broadcast) 통신방식과 누산기 배열(accumulator array) 분할 처리정책을 사용함으로써 통신부담을 최대한 줄였고, 전체 처리 과정에 걸쳐 통신과 계산처리를 시간 중첩시켜 구현함으로써 최대한의 속도제고를 하였다. 100 Mbps Ethernet 스위치를 이용하여 MPI 기반 PC 클러스터를 구현하고 제안한 병렬분산 GHT를 실험하여 선형에 가까운 속도 제고율 (speedup)을 확인하였다.

• 대한기계학회논문집B
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• 제30권4호
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• pp.306-313
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• 2006

Automated material handling system is being used as a method to reduce manufacturing cost in the semiconductor and flat panel displays (FPDs) manufacturing process. Those are considering switch-over from the traditional cassette system to single-substrate transfer system to reduce raw materials of stocks in the processing line. In the present study, the wafer transportation speed has been evaluated by numerical and experimental method for three propulsion nozzle array (face, front, rear) in an air levitation system. Test facility for 300 mm wafer was equipped with two control tracks and a transfer track of 1,500mm length. The diameter of propulsion nozzle is 0.8mm and air velocity of wafer propulsion is $50\sim150m/s$. We found that the experimental results of the wafer transportation speed were well agreed with the numerical ones. Namely, the predicted values of the maximum wafer transportation speed are higher than those values of experimental data by 16% and the numerical result of the mean wafer transportation speed is higher than the experimental result within 20%.

• 한국전자파학회논문지
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• 제13권3호
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• pp.308-315
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• 2002

12 GHz 대역 미국의 위성 방송을 이동중인 차량내에서 수신하기 위한 능동 위상 배열 안테나 시스템용 5-비트 디지털 위상 변위기를 총 10개의 InGaAs HEMT를 가지고 설계, 제작하였다.. 11.25$^{\circ}$,22.5$^{\circ}$,45$^{\circ}$의 위상 비트들은 부하 선로형 방식으로, 90$^{\circ}$, 180$^{\circ}$의 위상 비트들은 링 하이브리드와 결합된 반사형 방식으로 각각 설계, 제작하였으며 각 위상 비트당 2개의 InGaAs HEMT를 사용하였다. 제작된 5-비트 위상 변위기는 12.2 GHz~12.7 대역에서 2개의 위상 응답에 대하여 17.5 ㏈ 이상의 반사 손실, 7.8 ㏈ 이하의 삽입 손실 및 초대 $\pm$6$^{\circ}$의 위상 오차가 측정되었다.

• ETRI Journal
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• 제35권4호
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• pp.638-643
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• 2013

This paper presents a 5-bit digital step attenuator (DSA) using a commercial 0.18-${\mu}m$ silicon-on-insulator (SOI) process for the wideband phased array antenna. Both low insertion loss and low root mean square (RMS) phase error and amplitude error are achieved employing two attenuation topologies of the switched path attenuator and the switched T-type attenuator. The attenuation coverage of 31 dB with a least significant bit of 1 dB is achieved at DC to 20 GHz. The RMS phase error and amplitude error are less than $2.5^{\circ}$ and less than 0.5 dB, respectively. The measured insertion loss of the reference state is less than 5.5 dB at 10 GHz. The input return loss and output return loss are each less than 12 dB at DC to 20 GHz. The current consumption is nearly zero with a voltage supply of 1.8 V. The chip size is $0.93mm{\times}0.68mm$, including pads. To the best of the authors' knowledge, this is the first demonstration of a low phase error DC-to-20-GHz SOI DSA.

• 융합보안논문지
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• 제17권2호
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• pp.41-51
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• 2017

인터넷 활용 범위의 폭발적인 증가는 점차적으로 네트워크 속도와 용량을 초고속화 하고 대용량화로 빠르게 진화해 가고 있다. 이에 따라 스위치 라우터 등 네트워크 장비들은 하드웨어에 기반 한 빠른 기술 진화로 대처를 하고 있으나 초연결사회에 가장 기본적이고 필수적인 네트워크 보안시스템의 기술 진화는 수만 가지의 보안 이슈와 시그니처(signature)에 대해서 수시 변경과 갱신을 필요로 하기 때문에 소프트웨어에 기반 한 기술적인 한계를 극복하기가 쉽지 않다. 본 논문은 이와 같은 DDoS 대응 장비를 설치 운영할 때의 패킷 필터링 속도 저하 문제점을 개선하고자 FPGA(Field Programmable Gate Array)의 하드웨어적인 특성과 병렬처리 특성을 최대한 반영한 DPI 알고리즘인 Hi-DPI를 제안하고 실용성을 검증하고자 한다.

• 한국위성정보통신학회논문지
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• 제12권2호
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• pp.61-64
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• 2017

밀리미터파 위상배열시스템에 위상변환기는 개별안테나의 위상을 조절하는 핵심 부품이다. 본 논문은 손실이 큰 실리콘 웨이퍼의 위상변환기에 적용을 위한 설계 기법을 5GHz에서 검증한 내용을 담는다. 0/180도 2-State 위상변환기가 제작되었으며 그것은 2개의 2-Stage AMP를 병렬로 구성하였다. 각 State의 Gain을 동일하게 유지하기 위해서 0/180도 Delay 라인을 2-Stage AMP의 각 Stage 중간에 삽입하였다. 통상적으로 AMP를 병렬 연결할 때 Wilkinson Power Combiner/Divider과 같은 수동회로를 추가하지만 실리콘 웨이퍼에서는 이것으로 인해 큰손실이 발생할 수 있으므로 생략하고 직접 연결하였다. 제작결과 5GHz에서 12dB이득, 174도 위상차를 확인하여 본 설계 기법을 검증하였다.