• 대한전자공학회논문지
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• 제16권4호
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• pp.36-46
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• 1979

본 연구에서는 N -채널 실리콘 게이트 제작기술에 의하여 일련의 크기를 가지는 커페시터와 트렌지스터들이 제작되었다. 그 결과 다양한 이온 주입 조걸, 즉 B 의 경우 에너지 30keV∼60keV와 도오스 3 × 10 ~ 5 × 10 개/㎠ 그리고 P 의 경우 에너지 1001keV∼ 175keV와 4 ×10 ~ 7×11개/㎠ 도오스 영역에서 이들에 대한 D.C. 인자들의 측정치들이 이론적인 계산치들과 비상, 분석되어 있다. 이 D.C. 인자들에는 threshold전압, 공핍층의 폭, 게이트 산화물 두께, 표면상태, 가동 하전입자 밀도, 전자의 이동도 그리고 마지막으로 누설전류가 있는데, 이중 실제 MOS의 제작에 있어서 특허 중요한 threshold전압에 있어서는, 커어브트레이서와 C - V plot을 통하여 측정된 값들이 실제 재산에서 이용된 SUPREM II 컴퓨우터 프로그램에 의한 결과와 훌륭히 접근하고 있다. 그 밖에 여기나온 D.C.인자들 중에서 도오핑 수준은 기판의 역 게이트 바이어스에서 threshold전압들로 부터 계산된 것이고, 역전도는 정의된 subthreshold 기울기로 부터 추산된 것임을 밝혀 둔다. 마지막으로 이와같은 D. C. 시험 결과들을 종합적으로 평가해 볼 때 만들어진 커페시터와 트렌지스터들이 N -채널 MOS I. C. 기억소자용으로 적합함을 보여주고 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1085-1087
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• 1995

A large leakage current may be one of the critical issues for poly-silicon thin film transistors(poly-Si TFTs) for LCD applications. In order to reduce the leakage current of poly-Si TFTs, several offset gated structures have been reported. However, those devices, where the offset length in the source region is not same as that in the drain region, exhibit the asymmetric electrical performances such as the threshold voltage shift and the variation of the subthreshold slope. The different offset length is caused by the additional mask step for the conventional offset structures. Also the self-aligned implantation may not be applicable due to the mis-alignment problem. In this paper, we propose a new fabrication method for poly-Si TFTs with a self-aligned offset gated structure by employing a photo resistor reflow process. Compared with the conventional poly-Si TFTs, the device is consist of two gate electrodes, of which one is the entitled main gate where the gate bias is employed and the other is the entitled subgate which is separate from both sides of the main gate. The poly-Si channel layer below the offset oxide is protected from the injected ion impurities for the source/drain implantation and acts as an offset region of the proposed device. The key feature of our new device is the offset lesion due to the offset oxide. Our experimental results show that the offset region, due to the photo resistor reflow process, has been successfully obtained in order to fabricate the offset gated poly-Si TFTs. The advantages of the proposed device are that the offset length in the source region is the same as that in the drain region because of the self-aligned implantation and the proposed device does not require any additional mask process step.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권2호
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• pp.198-203
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• 2016

We investigate the effects of magnesium (Mg) suppressor layer on the electrical performances and stabilities of amorphous indium-zinc-tin-oxide (a-ITZO) thin-film transistors (TFTs). Compared to the ITZO TFT without a Mg suppressor layer, the ITZO:Mg TFT exhibits slightly smaller field-effect mobility and much reduced subthreshold slope. The ITZO:Mg TFT shows improved electrical stabilities compared to the ITZO TFT under both positive-bias and negative-bias-illumination stresses. From the X-ray photoelectron spectroscopy O1s spectra with fitted curves for ITZO and ITZO:Mg films, we observe that Mg doping contributes to an enhancement of the oxygen bond without oxygen vacancy and a reduction of the oxygen bonds with oxygen vacancies. This result shows that the Mg can be an effective suppressor in a-ITZO TFTs.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.324-326
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• 2016

In this study, we have investigated indium tin zinc oxide (ITZO) as an active channel for non-volatile memory (NVM) devices. The electrical and memory characteristics of NVM devices using multi-stack gate insulator SiO2/SiOx/SiOxNy (OOxOy) with Si-rich SiOx for charge storage layer were also reported. The transmittance of ITZO films reached over 85%. Besides, ITZO-based NVM devices showed good electrical properties such as high field effect mobility of 25.8 cm2/V.s, low threshold voltage of 0.75 V, low subthreshold slope of 0.23 V/dec and high on-off current ratio of $1.25{\times}107$. The transmission Fourier Transform Infrared spectroscopy of SiOx charge storage layer with the richest silicon content showed an assignment at peaks around 2000-2300 cm-1. It indicates that many silicon phases and defect sources exist in the matrix of the SiOx films. In addition, the characteristics of NVM device showed a retention exceeding 97% of threshold voltage shift after 104 s and greater than 94% after 10 years with low operating voltage of +11 V at only 1 ms programming duration time. Therefore, the NVM fabricated by high transparent ITZO active layer and OOxOy memory stack has been applied for the flexible memory system.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.267.1-267.1
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• 2016

본 연구에서는 nematic 액정의 종류 중 하나인 5CB (4-Cyano-4'-pentylbiphenyl) 물질을 박막 트랜지스터 (TFT)의 passivation 층으로 사용했을 때 그 전기적 특성향상을 확인하였다. RF-magnetron sputtering법으로 증착된 비정질 InGaZnO 박막을 활성층으로 사용한 TFT를 제작하여 그 활성층 위에 drop형식으로 passivation 하였다. 그 결과, drain current (I_DS)가 약 10배 정도 증가하고, linear region(V_D=0.5V)에서 mobility와 subthreshold slope(SS)이 각각 6.7에서 12.2, 0.3에서 0.2로 향상되는 것이 보였다. 이것은 gate bias가 인가되었을 때 freedericksz 전이를 통한 액정의 배향과 이때 형성된 dipole 형성에 의한 것으로 보이며, 이러한 LC의 배향은 편광현미경을 통하여 표면과 수직으로 배향한다는 사실을 확인 할 수 있었고 이 LC-passivation된 a-IGZO TFT의 전기적 특성의 향상에 대한 mechanism을 제시하였다. 그리고 배향한 LC가 가지는 dipole에 의해 bias stress 상황에서 독특한 electron trapping과 recovery의 증폭효과가 나타났다. V_G=+20V의 positive gate bias stress를 1000s동안 가했을 때, passivation되지 않은 a-IGZO TFT의 경우 +4V의 threshold voltage shift(${\Delta}V$_TH)가 발생되었고, 바로 -20V의 negative gate bias를 30s간 가해주었을 때 -2.5V의 ${\Delta}V$_TH가 발생하였다. 반면 LC-passivation된 a-IGZO TFT의 경우 각각 +5V와 -4V의 ${\Delta}V$_TH로 더 큰 변화를 가져왔다. 이러한 LC에 의한 electron trapping/recovery 증폭효과에 대한 model을 제시하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권6호
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• pp.235-240
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• 2003

In this paper, we present the fabrication and the characteristic analysis of sequential lateral solidification(SLS) poly-Si thin film transistors(TFT's) with molybdenum gate for active matrix liquid displays (AMLCD's) pixel controlling devices. The molybdenum gate is applied for the purpose of low temperature processing. The maximum processing temperature is 55$0^{\circ}C$ at the dopant thermal annealing step. The SLS processed poly-Si film which is reduced grain and grain boundary effect, is applied for the purpose of electrical characteristics improvements of poly-Si TFT's. The fabricated low temperature SLS poly-Si TFT's had a varying the channel length and width from 10${\mu}{\textrm}{m}$ to 2${\mu}{\textrm}{m}$. And to analyze these devices, extract electrical characteristic parameters (field effect mobility, threshold voltage, subthreshold slope, on off current etc) from current-voltage transfer characteristics curve. The extract electrical characteristic of fabricated low temperature SLS poly-Si TFT's showed the mobility of 100~400cm$^2$/Vs, the off current of about 100pA, and the on/off current ratio of about $10^7$. Also, we observed that the change of grain boundary according to varying channel length is dominant for the change of electrical characteristics more than the change of grain boundary according to varying channel width. Hereby, we comprehend well the characteristics of SLS processed poly-Si TFT's witch is recrystallized to channel length direction.

• 한국전기전자재료학회논문지
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• 제23권6호
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• pp.449-453
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• 2010

In this paper, the electrical characteristics of Fin-type SONOS(silicon-oxide-nitride-oxide-silicon) flash memory device with different trapping layers are analyzed in depth. Two kinds of trapping layers i.e., silicon nitride($Si_3N_4$) and hafnium oxide($HfO_2$) are applied. Compared to the conventional Fin-type SONOS device using the $Si_3N_4$ trapping layer, the Fin-type SOHOS(silicon-oxide-high-k-oxide-silicon) device using the $HfO_2$ trapping layer shows superior program/erase speed. However, the data retention properties in SOHOS device are worse than the SONOS flash memory device. Degraded data retention in the SOHOS device may be attributed to the tunneling leakage current induced by interface trap states, which are supported by the subthreshold slope and low frequency noise characteristics.

• 한국전기전자재료학회논문지
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• 제27권7호
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• pp.472-476
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• 2014

We report the characteristics of thin-film transistor (TFT) to make the bi-channel structure with stacked $Mg_{0.1}Zn_{0.9}O$ (Mg= 10 at.%) and ZnO. The ZnO and $Mg_{0.1}ZnO_{0.9}O$ thin films were deposited by radio frequency (RF) co-sputter system onto the thermally oxidized silicon substrate. A total thickness of active layer was 50 nm. Firstly, the ZnO thin films were deposited to control the thickness from 5 nm to 30 nm. Sequentially, the $Mg_{0.1}ZnO_{0.9}O$ thin films were deposited to change from 45 nm to 20 nm. The bi-layer TFT shows more improved properties than the single layer TFT. The field effect mobility and subthreshold slope for $Mg_{0.1}ZnO_{0.9}O$/ZnO-TFT are $7.40cm^2V^{-1}s^{-1}$ and 0.24 V/decade at the ZnO thickness of 10 nm, respectively.

• 전자공학회논문지
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• 제50권7호
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• pp.96-101
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• 2013

본 논문에서는 절연 고분자 polystyrene(PS)을 TIPS-pentacene 용액에 혼합하여 OTFT를 제작하였고, PS의 분자량과 함량이 소자 성능에 미치는 영향을 분석하였다. 분자량 9,580의 PS가 분자량이 큰 것 보다 우수한 성능을 나타내었다. 그리고 함량은 0.3 wt%일 때 전계이동도는 $1.0{\pm}0.19cm^2/V{\cdot}sec$, 부문턱전압기울기는 $0.22{\pm}0.05$ V/dec, 문턱전압은 $-1.19{\pm}1.21$ V, 그리고 전류점멸비는 $7.12{\pm}2.09{\times}10^6$ 이었으며, PS를 혼합하지 않은 OTFT에 비하여 약 5배의 성능 개선이 있었다. 또한 잉크젯 공정에서 기판온도는 커피링을 제거하는 중요한 요소이며 PS를 혼합한 TIPS-pentacene의 적합한 온도는 $46^{\circ}C$로 확인되었다.

• 한국정보통신학회논문지
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• 제13권2호
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• pp.348-354
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• 2009

본 논문은 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의해서 드레인 전류, 문턱 전압, 문턱 전압아래 기울기, 게이트유기 드레인 누설(GIDL) 전류가 변화하는 열화특성을 측정하고 분석하였다. 스트레스 시간, 온도와 전계 의존에 연관된 열화 크기는 실리콘/산화막 계면에서 계면 트랩 생성에 좌우된다는 것으로 나타났다. 문턱 전압의 변화와 문턱 전압아래 기울기 사이에 상관관계로부터, 소자 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자 정공쌍의 생성이 GIDL 전류의 증가를 가져온다. 그러므로 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 GIDL 전류 증가를 고려하여 야만 한다. 또한, 신뢰성 특성과 dc 소자 성능을 동시에 고려함이 초고집적 CMOSFET의 스트레스 공학기술에서 상당히 필수불가결하다.