• 한국통신학회논문지
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• 제33권8B호
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• pp.609-614
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• 2008

TDM-PON의 상향전송 데이터 프레임은 여러 가지 오버헤드를 포함하고 있으며, 각 ONU 전송시간 사이에는 가드밴드가 존재한다. 이들은 수신단의 동기 및 전송성능 유지를 위해 중요한 요소들이지만, 상향 대역폭 낭비의 원인이 되고 있다. 본 논문에서는 상향 전송에 두 종류의 파장을 이용해 대역폭 이용효율을 극대화하는 방식의 TDM-PON을 제안하였다. ONU들에 두 파장을 고르게 배치하고, 각 ONU는 전송 패킷의 오버헤드를 중첩하여 전송함으로써 이용 효율을 100%에 근접하도록 하였으며, 이를 위한 OLT 다중화회로를 구현하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권4호
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• pp.304-308
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• 2009

본 논문은 실시간 임베디드 OS인 TMO-eCos의 데드라인 기반 CPU 저전력 관리 기법을 다루고 있다. 해당 저전력 관리 기법은 경성 실시간 시스템인 TMO 시스템을 위한 태스크 순차화 기법에서 도출된 스케줄링 시나리오를 사용한다. 본 연구팀에서 개발한 스케줄링 사전 분석기는 주기적으로 동작하는 태스크의 주기, 데드라인, WCET를 기반으로 오프라인 분석을 실시한다. 최종적으로 TMO-eCos 커널은 CPU의 전력 소모를 줄이기 위하여 주기적인 태스크의 데드라인을 위반하지 않는 범위에서 CPU의 속도를 조절하여 시스템에서 사용하는 소비전력은 줄이게 된다. 본 논문은 이와 같은 과정과 실제 실험결과를 기술한다.

• 정보처리학회논문지D
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• 제12D권6호
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• pp.881-888
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• 2005

웹의 확산과 더불어 웹상에 존재하는 정보의 양은 예측할 수 없을 정도로 증가하였고, 웹 사용자의 이용수준과 요구 사항도 매우 다양하고 복잡해졌다. 사용자가 원하는 정보와 의미적으로 정확히 일치하는 정보들을 검색하기 위해서는 웹 정보에 대한 정확한 의미 부여와 웹 정보 사이의 의미적 연관성을 기술할 수 있는 지식 표현 수단으로써 온톨로지가 필요하다. 이러한 필요성에 따라 W3C에서는 웹 자원에 대한 의미 표현 기술로 OWL(Web Ontology Language)이라는 웹 온톨로지 언어를 발표하였으나 아직 이를 효과적으로 생성, 편집할 수 있는 전용 에디터(editor)의 개발은 아직 미비한 실정이다. 따라서 본 논문에서는 웹 문서들 간의 의미적 연관성을 기술할 수 있는 OWL을 직관적인 인터페이스(interface)로 생성 및 편집할 수 있도록 OWL Parser, Internal DataModel, Visualization Module을 제공하는 온톨로지 에디터를 설계하고 구현하였다.

• 한국인터넷방송통신학회논문지
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• 제12권2호
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• pp.167-174
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• 2012

본 논문에서는 IEEE 802.3ah의 규격을 만족하는 GE-PON의 버스트모드 트랜시버 제작을 위하여 상용 광모듈과 클락 데이터 복구기, 직병렬변환기 등의 회로로 트랜시버를 구현하며, PON의 상향채널 광전송환경인 버스트모드 특성을 측정하기 위해 지그를 제작하여 그 특성을 측정하고, 트랜시버 성능을 평가한다. PON의 버스트모드 트랜시버 특성의 리미팅 앰프 특성은 최대 26[dB]의 광전력차를 보상하는 결과를 실험을 통해 확인하였고, 개시포착 고정시간은 VSC7123이 670[ns], S2060이 2300[ns]로 결과치가 측정되었고, 데이터포착 고정시간 또한 S2060은 600[ns]로 표준을 벗어나는 특성을 보인 반면, VSC7123이 400[ns] 이내로 IEEE 802.3ah의 표준안을 만족시켰다.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.110-116
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• 2016

본 논문에서는 디지털 임피던스 보정 회로와 이퀄라이저 회로를 가진 1.2V 5Gb/s SLVS 차동 송신단을 제안한다. 제안하는 송신단은 4-위상 출력 클록을 갖는 위상 고정 루프, 4-to-1 직렬변환기, 레귤레이터, 출력 드라이버, 그리고 신호보존성을 향상하기 위한 이퀄라이저 회로를 포함한다. 또한, built-in self-test를 위해 pseudo random bit sequence 발생기를 함께 구현한다. 제안하는 SLVS 송신단은 80mV에서 500mV의 차동 출력 전압범위를 지원한다. SLVS 송신단은 1.2V의 공급전압을 가지는 65nm CMOS공정을 이용하여 구현한다. 측정된 5Gb/s SLVS 송신단의 peak-to-peak 시간 지터는 46.67ps이며, 전력소모는 1.88mW/Gb/s이다.

• 정보통신설비학회논문지
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• 제4권2호
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• pp.29-36
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• 2005

All-optical fiber-type $2{\times}32$ splitters for an Ethernet PON (passive optical network) were fabricated by using a FBT (fiber biconical tapered) process and the performance of the splitters was tested in upstream transmission of the EPON system. The $2{\times}32$ splitters was obtained by cascading $1{\times}4$ splitters fabricated by a conventional FBT process and showed -18 dB of insertion loss with 1.5 dB uniformity of output power at each channel and -0.1 dB of polarization dependent loss. The insertion loss variation was below 0.1 dB at the temperature range of $-40^{\circ}C\;to\;80^{\circ}C$. For upstream channel transmission test in the EPON system were a Zig board and a burst mode receiver. Zenko-made optical module was used for the burst mode receiver by adding functions of serializer/deserializer and clock data recovery, a Virtex II pro20 chipset and Vitesse VSC7123 were used in the Zig board for characterizing the burst mode and in the clock data recovery chipset, respectively. Startup acquisition lock time and data acquisition lock time were measured to be 670ns and 400ns, respectively, in the upstream channel transmission of the EPON system adapting the $2{\times}32$ splitter fabricated in this work.

• 전자공학회논문지
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• 제50권12호
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• pp.71-79
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• 2013

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 -21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.37-43
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• 2010

영상데이터의 용량이 늘어남에 따라, 시리얼 링크의 전송속도는 점점 빨라지고 있다. 따라서 기존에 제시되었던 상용화규격도 계속해서 전송속도를 상향시킨 차기 버전을 제안하고 있다. 차기 버전은 기존 버전과 호환성을 갖춰야 하므로 두 가지 이상의 전송속도로 동작할 수 있는 송수신기 회로가 필요하다. 본 논문에서는 4개의 채널을 가지며, 3.2 Gb/s 또는 6.4 Gb/s의 전송속도로 동작하는 송신기를 설계하였다. 이 송신기는 1, 1.5, 2, 3배의 pre-emphasis를 선택적으로 사용할 수 있으며, 출력 스윙을 200, 300, 400, 600 mVdiff,p2p로 선택할 수 있다. 설계된 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 제작되었으며, COB 패키징을 이용하여 PCB에 실장되어 검증되었다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.