• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
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• pp.525-527
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• 2000

BPMT는 워크플로우 관리 시스템에서 프로세스의 정의 도구이다. BPMT는 워크플로우 시스템의 종속된 도구이기 때문에 워크플로우 시스템에서 요구하는 사항에 대처하기 위한 방안으로 확장성과 재사용성이 필수적이다. 이러한 확장성과 재사용성을 달성하기 위해 본 논문에서는 객체지향적인 개발 방법을 선책하고 BPMT에 적합한 디자인 패턴인 Visitor 패턴과 Serializer 패턴을 사용하였다. Visitor 패턴을 이용하면 새로운 표현 방법을 추가하고자 할 때 새로운 모듈만 추가한다는 점에서 표현의 확장성을 달성할 수 있다. 또한 Serializer를 이용함으로써 저장매체에 독립적인 입출력을 가능케 하고 하나의 인터페이스를 제공함으로써 객체의 확장성을 달성하였다.

• Journal of Astronomy and Space Sciences
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• 제31권3호
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• pp.235-240
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• 2014

The communications link in a space program is a crucial point for upgrading its performance by handling data between spacecraft bus and payloads, because spacecraft's missions are related to the data handling mechanism using communications ports such as a controlled area network bus (CAN Bus) and a universal asynchronous receiver and transmitter (UART). The NEXTSat-1 has a lot of communications ports for performing science and technology missions. However, the top level system requirements for the NEXTSat-1 are mass and volume limitations. Normally, the communications for units shall be conducted by using point to point link which require more mass and volume to interconnect. Thus, our approach for the novel communications link in the NEXTSat-1 program is to use CAN and serializer and deserializer low voltage differential signal (SerDesLVDS) to meet the system requirements of mass and volume. The CAN Bus and SerDesLVDS were confirmed by using already defined communications link for our missions in the NEXTSat-1 program and the analysis results were reported in this study in view of data flow and size analysis.

• 한국산학기술학회논문지
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• 제10권4호
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• pp.753-758
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• 2009

LVDS에 기반을 둔 초고속 저전력 직렬 인터페이스인 SMIA(Standard Mobile Imaging Architecture) CCP2(Compact Camera Port 2) 규격을 채택한 CMOS 이미지 센서들이 개발되면서, 기존의 CMOS 이미지 센서들과 직접 연결되었던 장비들이 사용할 수 없게 되고 있다 본 논문에서는 SMIA CCP2 규격의 직렬데이터 신호를 범용 10-비트 병렬 신호로 변환하는 시스템을 제안하고. 이의 구현 방안을 제시한다. 제안한 데이터 프로토콜 변환 시스템은 de-serializer 1개와 저가의 FPGA로 구성되어 소형 PCB로 구현되어, 장비와 이미지 센서 사이를 추가 공간 없이 용이하게 접속할 수 있다. 또한 SMIA CCP2 규격에서 제시된 최대 속도인 650Mbps의 속도로 데이터를 변환하는 것이 가능하기 때문에 범용 프로토콜 변환 시스템으로서의 활용성도 매우 높을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.63-70
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• 2004

본 논문에서는 PC 의 스토리지 인터페이스로 사용되는 병렬 ATA를 대체하게 될 새로운 표준인 직렬 ATA 의 링크 층과 물리 층을 설계하였다. 링크층에서는 CRC 생성 및 오류 감지, 스크램블링 회로, 8b/10b 복호화/부호화 회로 및 프리미티브 생성/검파 회로로 구성되었다. 물리 층은 직렬화/병렬화 회로와 전원 초기 인가시의 리셋 발생회로, OOB 신호 발생/검파 회로, 데이터로부터 클록을 복원하는 회로, 스？치 회로 및 임피이던스 조정 회로와 콤마 발생/감지 회로로 설계하였나. 또한 불리 층과 링크층의 동작을 확인하기 위한 테스트 제어 블록과 BIST(Built In Self Test) 블록을 설계하였다. UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여, 칩으로 제작 후 특성을 검증하였다. 링크 층에서 요구하는 모든 기능 및 특성은 사양을 만족하였고, 물리 층의 출력 전압 및 드라이버 출력 지터, OOB 신호등의 특성도 만족하였다. 데이터 전송 율은 1.5Gbps 속도의 사양목표치에 비해서, 실제 측정된 데이터 전송 속도는 1.28Gbps로 측정되었다. 회로 시뮬레이션에 의한 확인 결과, 레이아웃에서의 배선에 대한 기생 성분의 영향에 의한 것으로 분석되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.303-317
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• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1185-1188
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• 2003

This paper describes a design for a 2.5Gb/s serial data link CMOS transceiver based on the InfiniBand$^{TM}$ specification. The transceiver chip integrates data serializer, line driver, Tx PLL, deserializer, clock recovery, and lock detector. The designed transceiver is fabricated in a 0.25 ${\mu}{\textrm}{m}$ CMOS mixed-signal, 1-poly, 5-metal process. The first version chip occupies a 3.0mm x 3.3mm area and consumes 450mW with 2.5V supply. In 2.5 Gbps, the output jitter of transmitter measured at the point over a 1.2m, 50Ω coaxial cable is 8.811ps(rms), 68ps(p-p). In the receiver, VCO jitter is 18.5ps(rms), 130ps(p-p), the recovered data are found equivalent to the transmitted data as expected. In the design for second version chip, the proposed clock and data recovery circuit using linear phase detector can reduce jitter in the VCO of PLL.L.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.53-56
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• 2001

With the ever increasing clock frequency and integration level of CMOS circuits, I/O(input/output) and interconnect issues are becoming a growing concern. In this thesis, we propose the 2.5Gbps high speed input driver This driver consists of four different blocks, which are the high speed serializer , PECL(pseudo emitter coupled logic) Line Driver, PLL(phase lock loop) and pre-emphasis signal generator. The proposed pre-emphasis block will compensate the high frequency components of the 2.5Gbps data signal. Using the pre-emphasis block, we can obtain 2.5Gbps data signal with differential peak to peak voltage about 900 m $V_{p.p}$ This driver structure is on fabrication in 2.5v/10.25um 1poly, 5metal CMOS process.

• 센서학회지
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• 제19권6호
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• pp.469-474
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• 2010

This paper presents a 10Gbps CMOS parallel-to-serial converter for transmission of sensor data. A low-noise clock multiplying unit(CMU) and a multiplexer with controllable data sequence are proposed. The transmitter was fabricated in 0.13 um CMOS process and the measured total output jitter was less than 0.1 UIpp(unit-interval, peak-to-peak) over 20 kHz to 80 MHz bandwidth. The jitter of the CMU output only was measured as 0.2 ps,rms. The transmitter dissipates less than 200 mW from 1.5 V/2.5 V power supplies.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.39-45
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• 2004

본 논문에서는 직렬 ATA 물리층에 대한 설계 및 칩 제작 후 테스트 결과와 성능 평가를 서술하였다. 직렬 ATA 의 물리층은 +/-250㎷ 의 전압 레벨과 1.5㎓ 속도를 지니는 차등 NRZ 직렬 데이터 스트림을 송신 및 수신하는 회로와 1.5㎓ 송신 PLL 회로, 수신된 1.5Gbps 직렬 데이터 스트림에서 데이터 및 송신 클럭을 복원하는 회로와 SERDES 회로 및 OOB 신호 발생 및 검파 회로 등으로 구성하였다. 설계된 직렬 ATA 물리층은 UMC 사의 0.18㎛ 표준 CMOS 공정을 이용하여 칩으로 제작 후 성능을 검증하였다. 특성 검토 결과 대부분 사양을 만족하였고, 데이터 전송 속도 1.5Gbps 사양은 실지 측정치가 1.38Gbps 로 목표 사양에 8％ 미달되었다.