Transactions of the Korean Society of Mechanical Engineers A
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제32권12호
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pp.1153-1160
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2008
In this paper, the algorithm of Abaqus UMAT is introduced to analyze the shape memory alloy. The SMA has two main effects which show non-linearity. Due to this, it is hard to analyze SMA using analysis tools and to describe all of two effects. Therefore, in this study, the program using Abaqus UMAT based on Modified Brinson model is used to analyze SMA. The martensite fraction, the most important factor which defines SMA motion, is also calculated by Fortran program in UMAT. In addition, the tensile test of SMA specimen is conducted. The availability of algorithm is proved by comparing analysis to experimental result.
IEMEK Journal of Embedded Systems and Applications
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제6권1호
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pp.32-40
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2011
For a NAND booting based embedded system, an application program on the NAND flash memory is downloaded to the RAM when the system is booted. In this case, the application program exists in both the RAM and the NAND flash so the RAM usage is increased. In this paper, we suggested the demand paging technique for the decreasing of the RAM usage for OS-less NAND booting based embedded systems. As a result of a benchmark test, 40~80% of the code memory usage was reduced with below 5% of execution time delay.
The Transactions of the Korea Information Processing Society
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제3권6호
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pp.1433-1442
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1996
Data distribution of SPMD(Single Program Multiple Data) pattern is one of main features of HPF (High Performance Fortran). This paper describes design is sues for such data distribution and its efficient execution model on TICOM IV computer, named SPAX(Scalable Parallel Architecture computer based on X-bar network). SPAX has a hierarchical clustering structure that uses distributed shared memory(DSM). In such memory structure, it cannot make a full system utilization to apply unanimously either SMDD(shared Memory Data Distribution) or DMDD(Distributed Memory Data Distribution). Here we propose another data distribution model, called DSMDD(Distributed Shared Memory Data Distribution), a data distribution model based on hierarchical masters-slaves scheme. In this model, a remote master and slaves are designated in each node, shared address scheme is used within a node and message passing scheme between nodes. In our simulation, assuming a node size in which system performance degradation is minimized,DSMDD is more effective than SMDD and DMDD. Especially,the larger number of logical processors and the less data dependency between distributed data,the better performace is obtained.
Kim, Jung-Ho;Jang, Ji-Hye;Jin, Liyan;Ha, Pan-Bong;Kim, Young-Hee
Journal of the Korea Institute of Information and Communication Engineering
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제14권11호
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pp.2541-2547
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2010
In this paper, we propose a design technique which replaces logic transistors of 1.2V with medium-voltage transistors of 3.3V having small off-leakage current in repetitive block circuits where speed is not an issue, to implement a low-power eFuse OTP memory IP in the stand-by state. In addition, we use dual-port eFuse cells reducing operational current dissipation by reducing capacitances parasitic to RWL (Read word-line) and BL (Bit-line) in the read mode. Furthermore, we propose an equivalent circuit for simulating program power injected to an eFuse from a program voltage. The layout size of the designed 512-bit eFuse OTP memory IP with a 90nm CMOS image sensor process is $342{\mu}m{\times}236{\mu}m$. It is confirmed by measurement experiments on 42 samples with a program voltage of 5V that we get a good result having 97.6 percent of program yield. Also, the minimal operational supply voltage is measured well to be 0.9V.
In this paper, retention characteristics of lateral charge migration according to parameters of 3D NAND flash memory to which ferroelectric (HfO2) structure is applied and ∆Vth were analyzed. The larger the Ps, the greater maximum polarization possible in ferroelectric during Programming. Therefore, the initial Vth increases by about 1.04V difference at Ps 70µC/cm2 than at Ps 25µC/cm2. Also, electrons trapped after the Program operation causes lateral charge migration over time. Since ferroelectric maintains polarization without applying voltage to the gate after Programming, regardless of Ps value, polarization increases as Pr increases and the ∆Vth due to lateral charge migration becomes smaller by about 1.54V difference at Pr 50µC/cm2 than Pr 5µC/cm2.
The Transactions of the Korean Institute of Electrical Engineers A
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제48권12호
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pp.1554-1563
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1999
This paper presents the design of high speed processor for a sequence logic control using field programmable gate array(FPGA). The sequence logic controller is widely used for automating a variety of industrial plants. The FPGA designed by VHDL consists of program and data memory interface block, input and output block, instruction fetch and decoder block, register and ALU block, program counter block, debug control block respectively. Dedicated clock inputs in the FPGA were used for high speed execution, and also the program memory was separated from the data memory for high speed execution of the sequence instructions at 40 MHz clock. Therefore it was possible that sequence instructions could be operated at the same time during the instruction fetch cycle. In order to reduce the instruction decoding time and the interface time of the data memory interface, an instruction code size was implemented by 16 bits or 32 bits respectively. And the real time debug operation was implemented for easy debugging the designed processor. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package was applied to sequence control system with inputs and outputs of 256 points. The designed processor for the sequence logic was compared with the control system using the DSP(TM320C32-40MHz) and conventional PLC system. The designed processor for the sequence logic showed good performance.
Purpose: The purpose of this study was to evaluate the effect of computerized neurocognitive function program on cognitive function about memory and attention with stroke. Methods: 24subjects with stroke were recruited. Twelve of subjects received conventional therapy including physical therapy, occupational therapy and language therapy. Another subjects received additional computer assisted cognitive training using Computer-aided Cognitive rehabilitation training system(COMCOG, MaxMedica Inc., 2004). All patients were assessed their cognitive function of memory and attention using Computerized Neurocognitive Function Test(CNT, MaxMedica Inc., 2004) before treatment and 6 weeks after treatment. Results: Before the treatment, two groups showed no difference in cognitive function(p>0.05). After 6 weeks, two groups showed significantly difference in digit span (forward, backward), verbal learning(A5, $A1{\sim}A5$), auditory CPT(n), visual CPT(n)(p<0.05). After treatment, the experimental group showed a significant improvement of digit span(forward, backward), verbal learning(A5, $A1{\sim}A5$), visual span (forward, backward), auditory CPT(n, sec), visual CPT(n, sec), and trail-making (A, B)(p<0.05). Conclusion: Computerized neurocognitive function program would be improved cognitive function of memory and attention in patients with stoke.
Journal of the Korean Institute of Electrical and Electronic Material Engineers
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제14권12호
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pp.953-958
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2001
The antifuse is a semi-permanent memory device like a ROM which shows the open or short state, and a switch device connecting logic blocks selectively in FPGA. In addition, the antifuse has been used as a logic device to troubleshoot defective memory cells arising from SDRAM processing. In this study, we have fabricated ONO antifuses consisted of PIP structure. The antifuse shows a high resistance more than several G Ω in the normal state, and shows a low resistance less than 500 Ω after program. The program resistance variation according to temperature shows the very stable value of $\pm$20 Ω. At this time, its program voltage shows 6.7∼7.2 V and the program is performed within 1 second. Therefore this result shows that the PIP antifuse is a very stable and programmable logic device.
JSTS:Journal of Semiconductor Technology and Science
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제6권2호
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pp.68-73
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2006
We propose a damascene gate FinFET with Si nanocrystals implemented on bulk silicon wafer for low voltage flash memory device. The use of optimized SRON (Silicon-Rich Oxynitride) process allows a high degree of control of the Si excess in the oxide. The FinFET with Si nanocrystals shows high program/erase (P/E) speed, large $V_{TH}$ shifts over 2.5V at 12V/$10{\mu}s$ for program and -12V/1ms for erase, good retention time, and acceptable endurance characteristics. Si nanocrystal memory with damascene gate FinFET is a solution of gate stack and voltage scaling for future generations of flash memory device. Index Terms-FinFET, Si-nanocrystal, SRON(Si-Rich Oxynitride), flash memory device.
Data transfers occur during the execution time of a Java program, from constant to variable, from variable to other variable and so on. Data are located in memory and hence data transfer requires access to memory. As memory access generates both time delay and energy consumption it is absolutely necessary to know the data transfer overheads incurred among different paths not only to write an efficient program but also to build a high-performance Java virtual machine. In this paper we classify Java memory into three different regions, constant, local variable, and field, and then investigate data transfer overheads among these regions. The result says that the transfer between local variables incur the least overhead usually, while the transfer between fields incur the most. The difference of overheads reaches up to a double. Optimization techniques like JIT reduces the data transfer overhead dramatically. It is observed that the overhead is reduced from 14 to 27 times for the case of Hotspot JVM.
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[게시일 2004년 10월 1일]
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