• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 춘계학술발표대회
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• pp.20.2-20.2
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• 2009

최근 무전해 식각법을 이용한 실리콘 나노와이어 합성이 다양한 각도에서 이루어지고 있다. 무전해 식각법을 통한 나노와이어 합성은, 단결정 실리콘 기판에 촉매를 올려 기판을 식각할 수 있는데, 이 방법을 이용하여 넓은 면적의 수직방향으로 배열된 10 ~ 300nm 지름의 단결정 실리콘 나노와이어를 합성할 수 있다. 본 연구에서는 무전해 식각법으로 boron이 도핑된 p-type실리콘 기판을 식각하여 실리콘 나노와이어를 합성하였고, 단일 나노와이어의 field-effect transistor(FET) 소자가 가지는 전기적 특성에 대하여 분석하였다. 특히 무전해 식각법을 이용하여 나노와이어를 합성할 때, 촉매로 사용되는 Ag particle이 나노와이어에 미치는 영향에 대해서 분석해 보았다. FET 소자의 게이트 절연막은 가장 일반적으로 사용되는 SiO2 (300nm)와 고유전체로 잘 알려진HfO2(80nm)를 사용하여 전기적 특성을 비교하여 보았다. 한편, HfO2 박막은 atomiclayer deposition(ALD)장비를 이용하여 증착하였다. 합성된 실리콘 나노와이어의 경우 X-ray diffraction(XRD)로 결정성을 확인하였으며, high-resolution transmission electron microscopy(HRTEM)으로 결정성 및 나노와이어의 표면 형태를 확인하였다. 전기적 특성은 I-V 측정을 통하여 Ion/Ioff ratio, 이동도, subthreshold swing, subthreshold voltage값을 평가하였다.

• Advances in nano research
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• 제10권1호
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• pp.91-99
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• 2021

Silicene is an emerging two-dimensional (2D) semiconductor material which has been envisaged to be compatible with conventional silicon technology. This paper presents a theoretical study of uniformly doped silicene with aluminium (AlSi3) Field-Effect Transistor (FET) along with the benchmark of device performance metrics with other 2D materials. The simulations are carried out by employing nearest neighbour tight-binding approach and top-of-the-barrier ballistic nanotransistor model. Further investigations on the effects of the operating temperature and oxide thickness to the device performance metrics of AlSi3 FET are also discussed. The simulation results demonstrate that the proposed AlSi3 FET can achieve on-to-off current ratio up to the order of seven and subthreshold swing of 67.6 mV/dec within the ballistic performance limit at room temperature. The simulation results of AlSi3 FET are benchmarked with FETs based on other competitive 2D materials such as silicene, graphene, phosphorene and molybdenum disulphide.

• 한국조명전기설비학회지:조명전기설비
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• 제1권2호
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• pp.70-73
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• 1987

본 연구에서는 의사사인(Sine) 방식을 사용한 간단한 계단파 PWN을 소개하였다. 제어기의 구성은 기본파 성분인 Sine값을 계단 레벨로 분할하고 각각의 값을 디지탈 합성하여 3상 PWN 인버터를 구성하였다. 3상 출력 펄스는 캐리어 주파수를 일정하게하고 기본파만 변화시켜 낮은 주파수에서 고조파 감소 효과를 얻어냈다. 실험으로는 스위칭 주파수가 20[KHz]일때 0.5마력 유도 전동기 구동을 실행하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.60-63
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• 2003

This paper describes the design and the simulation of a V-band single pole double throw (SPDT) FET switch fur millimeter-wave applications using drain impedance transformation network with CPW transmission line. The designed switch has about 10% bandwidth at 60GHz. Insertion loss is better than 3dB fur the ON state and Isolation is larger than 30dB fer the OFF state. The maximum isolation is 43.4dB at 60GHz with input power of 10dBm. The yield analysis is done considering the effects of pHEMT variations.

• 한국통신학회논문지
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• 제31권2A호
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• pp.201-206
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• 2006

다중 빔 위성중계기 부품중의 하나인 MSM(Microwave Switch Matrix)에 필요한 SPST 스위치 MMIC를 설계 및 제작하였다. 설계된 스위치 MMIC는 3GHz 대역에서 동작하며, 새로운 구조를 채택하여 기존의 FET 스위치보다 전력 특성과 격리도를 개선하였으며, 스위치의 On/Off 상태에서의 입출력 반사손실 특성이 우수하다. MMIC는 0.15um GaAs pHEMT 공정으로 제작되었으며, 3$\∼$4GHz 대역에서 2.0dB 이하의 삽입손실과, 63dB 이상의 격리도 성능을 가지는 것으로 측정되었다. 또한 사용된 단위 pHEMT 소자가 0.2mm Gate Width 임에도 불구하고 320dBm 이상의 OIP3 특성을 가지고 있는 것으로 측정되었으며, 이 결과는 기존의 발표된 FET 스위치에 비해 높은 전력 특성이다.

• 한국항행학회논문지
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• 제10권2호
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• pp.138-144
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• 2006

본 논문에서는 와이브로와 무선랜 응용을 위한 이중 모우드 FET 믹서를 단일 게이트의 두 개 pHEMT를 캐스코드(cascode)로 연결하여 이중게이트 FET 믹서 형태로 구현하였다. 설계된 이중게이트 믹서는 와이브로와 무선랜 응용에서 DC 전력소모를 최소화하기위해 가변적인 변환이득을 갖도록 최적화되었다. 설계 믹서의 LO-RF간 격리도 특성은 2.3GHz~2.5GHz에서 약 20dB이다. LO신호가 0dBm이고 RF신호가 -50dBm일 때 믹서는 15dB의 변환이득을 갖는다. 수신되는 RF신호가 -50dBm에서 -20dBm까지 증가할 때 변환이득은 15dB에서 -2dB까지 바이어스에 따라 감소하게 된다. 가변 변환이득은 몇 가지 장점이 있다. 즉 IF단에서 AGC의 넓은 동작영역의 부담을 줄일 수 있고, 또한 믹서의 DC전력소모를 약 90% 절약할 수 있다.

• ETRI Journal
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• 제41권6호
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• pp.829-837
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• 2019

The p-type nanowire field-effect transistor (FET) with a SiGe shell channel on a Si core is optimally designed and characterized using in-depth technology computer-aided design (TCAD) with quantum models for sub-10-nm advanced logic technology. SiGe is adopted as the material for the ultrathin shell channel owing to its two primary merits of high hole mobility and strong Si compatibility. The SiGe shell can effectively confine the hole because of the large valence-band offset (VBO) between the Si core and the SiGe channel arranged in the radial direction. The proposed device is optimized in terms of the Ge shell channel thickness, Ge fraction in the SiGe channel, and the channel length (L_g) by examining a set of primary DC and AC parameters. The cutoff frequency (f_T) and maximum oscillation frequency (f_max) of the proposed device were determined to be 440.0 and 753.9 GHz when L_g is 5 nm, respectively, with an intrinsic delay time (τ) of 3.14 ps. The proposed SiGe-shell channel p-type nanowire FET has demonstrated a strong potential for low-power and high-speed applications in 10-nm-and-beyond complementary metal-oxide-semiconductor (CMOS) technology.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.8-22
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• 2014

In the past few decades, CMOS logic technologies and devices have been successfully developed with the steady miniaturization of the feature size. At the sub-30-nm CMOS technology nodes, one of the main hurdles for continuously and successfully scaling down CMOS devices is the parametric failure caused by random variations such as line edge roughness (LER), random dopant fluctuation (RDF), and work-function variation (WFV). The characteristics of each random variation source and its effect on advanced device structures such as multigate and ultra-thin-body devices (vs. conventional planar bulk MOSFET) are discussed in detail. Further, suggested are suppression methods for the LER-, RDF-, and WFV-induced threshold voltage (VTH) variations in advanced CMOS logic technologies including the double-patterning and double-etching (2P2E) technique and in advanced device structures including the fully depleted silicon-on-insulator (FD-SOI) MOSFET and FinFET/tri-gate MOSFET at the sub-30-nm nodes. The segmented-channel MOSFET (SegFET) and junctionless transistor (JLT) that can suppress the random variations and the SegFET-/JLT-based static random access memory (SRAM) cell that enhance the read and write margins at a time, though generally with a trade-off between the read and the write margins, are introduced.

• 센서학회지
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• 제1권2호
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• pp.101-106
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• 1992

반도체 pH 센서인 pH-ISFET와 효소 고정화막을 기술적으로 결합한 FET형 반도체 요소 및 포도당센서를 제조하고 그 동작특성을 조사하였다. 사진식각기술을 이용하여 pH-ISFET의 수소이온 감지막 위에 urease와 glucose oxidase를 감광성 고분자 물질인 PVA(polyvinyl alcohol)-SbQ(stilbazolium group)로 고정화(immobilization)시켰다. 제조된 요소센서와 포도당센서는 각각 $0.5{\sim}50{\;}mg/dl$ 범위의 요소농도와 $10{\sim}1000{\;}mg/dl$의 포도당 농도를 정량 할 수 있었다.

• 대한전자공학회논문지
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• 제15권3호
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• pp.11-17
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• 1978

Medium scale 집적회로인 BCD to seven segment decoder/driver를 P-channel Metal-Oxide-Semiconductor집적회로 제작 기법으로 설계, 제작하였다. 본 소자는 특별히 common cathode seven segment light emitting diode에 적합하도록 설계되었다. decoder logic은 직렬로 연결된 두 개의 Read-Only-Memory로 구성되어 있으며 driver로는 channel이 넓은 FET를 사용하였다. 제작된 집적회로는 전원 전압이 -7 volt에서 -26 volt까지 변화할 때 정상적으로 동작하였으며 LED각 segment 전류의 non-uniformity는 약 ±10%이었다.