• 조명전기설비학회논문지
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• 제17권6호
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• pp.83-88
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• 2003

본 논문에서는 IPM의 전기적인 기생 성분 중에서 성능에 가장 크게 영향을 미치는 밀러 커패시턴스에 의하여 발생하는 오동작을 시뮬레이션을 통하여 증명하고 이를 최소화하기 위한 방법을 제시한다. 게이트와 컬렉트 단자간에 형성되는 밀러 커패시턴스와 밀접하게 관련된 게이트-에미터 사이의 기생 커패시턴스와 게이트 저항과의 상관 관계를 PSpice 시뮬레이션을 통하여 분석한다. 또한 시뮬레이션 결과를 바탕으로 IPM의 오동작을 최소화하기 위한 보조 회로를 삽입한 주문형 IPM을 제시한다. 표준형 IPM과 오동작 방지를 위해 보조회로가 삽입된 주문형 IPM의 실험 파형을 통해서 주문형 IPM이 약 3 [V]의 오동작에 대한 여유 전압을 가짐을 확인할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.218-220
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• 2004

A new wide-band VCO topology using Miller capacitance is proposed. Contrary to conventional VCO using the Miller capacitance where the variable amplifier gain is negative, the proposed VCO uses both the negative and positive variable amplifier gain to enhance the frequency tuning range significantly. The proposed VCO is simulated using HSPICE. The simulations show that 410MHz and 220MHz frequency tuning range are obtained using the negative .and positive variable amplifier gain, respectively. The tuning range of the proposed VCO is $23\%$ of the center frequency(2.8GHz). The phase noise is -104dBc/Hz at 1MHz offset by simple model. The operating current is only 3.84mA at 2.5V power supply.

• 전기전자학회논문지
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• 제16권4호
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• pp.283-289
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• 2012

이 논문에서 Trench Power MOSFET의 스위칭 성능을 향상시키기 위한 Separate Gate Technique(SGT)을 제안하였다. Trench Power MOSFET의 스위칭 성능을 개선시키기 위해서는 낮은 gate-to-drain 전하 (Miller 전하)가 요구된다. 이를 위하여 제안된 separate gate technique은 얇은(~500A)의 poly-si을 deposition하여 sidewall을 형성함으로서, 기존의 Trench MOSFET에 비해 얇은 gate를 형성하였다. 이 효과로 gate와 drain에 overlap 되는 면적을 줄일 수 있어 gate bottom에 쌓이는 Qgd를 감소시키는 효과를 얻었고, 이에 따른 전기적인 특성을 Silvaco T-CAD silmulation tool을 이용하여 일반적인 Trench MOSFET과 성능을 비교하였다. 그 결과 Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) 및 Crss(reverse recovery capacitance : Cgd) 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 또한 inverter circuit을 구성하여, Qgd와 capacitance 감소로 인한 24%의 reverse recovery time의 성능향상을 확인하였다. 또한 제안된 소자는 기존 소자와 비교하여 어떠한 전기적 특성저하 없이 공정이 가능하다.

• 전자공학회논문지
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• 제51권1호
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• pp.172-178
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• 2014

본 논문은 공통 소스 증폭기의 부유 커패시턴스에 밀러 정리를 적용할 때 출력 커패시턴스를 고려한 AC 이득을 사용하여 정확한 밀러 효과 모델을 도출하였다. 정확한 AC 이득을 사용하면 부유 커패시턴스는 입력과 출력 부분에 C와 병렬 RC 회로의 직렬연결로 변환된다. 제안한 밀러 효과 모델로 구성된 등가회로의 주파수 응답 특성은 변환 전 회로의 주파수 응답 특성과 일치해 제안한 모델의 정확성이 확인되었다. 제안한 밀러 효과 모델과 소자 값이 다소 복잡하지만 공통 소스 증폭기의 특성을 이용하여 간략화 시킬 수 있다. 또한 개방 회로 시정수 방법을 사용하면 증폭기의 3-dB 주파수도 쉽게 예측이 가능하며 예측된 3-dB 주파수는 공통 소스 증폭기의 주 극점 근사 방법과 같은 값을 가진다.

• 한국전자통신학회논문지
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• 제11권11호
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• pp.1053-1060
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• 2016

본 논문은 디지털 능동형 가변 축전기를 사용한 적응형 이퀄라이저를 제안하고 있다. Equalizing amplifier는 주 증폭기와 source degeneration RC 필터로 구성되어 있으며, RC필터를 디지털 능동형 가변 축전기로 구현함으로써 면적 효율을 높이고 선형적인 손실 보상 영역을 확보했다. 능동형 가변 축전기는 miller effect에 의한 임피던스 증가 효과를 사용하였으며, 증폭기 이득 조정을 통해 capacitance의 가변성을 가질 수 있도록 하였다. 시뮬레이션 결과, 능동형 축전기의 선형적 가변 특성을 통해 입력 데이터의 고주파 손실을 보상하여 2Gb/s 전송속도에 대해 0.31 UI의 입력 eye 너비를 0.64 UI로 약 2배 증가시켰다. 적응형 이퀄라이저는 $0.13-{\mu}m\;CMOS$ 공정 값을 사용하여 설계 되었으며, 0.412 mm2 의 레이아웃 면적을 사용한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.482-491
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• 2012

In the present work, comprehensive investigation of the ambipolar characteristics of two silicon (Si) tunnel field-effect transistor (TFET) architectures (i.e. p-i-n and p-n-p-n) has been carried out. The impact of architectural modifications such as heterogeneous gate (HG) dielectric, gate drain underlap (GDU) and asymmetric source/drain doping on the ambipolar behavior is quantified in terms of physical parameters proposed for ambipolarity characterization. Moreover, the impact on the miller capacitance is also taken into consideration since ambipolarity is directly related to reliable logic circuit operation and miller capacitance is related to circuit performance.

• 조명전기설비학회논문지
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• 제27권1호
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• pp.99-108
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• 2013

The high-voltage pulse generator is consist of transformers of fundamental wave and harmonic waves, and shunt capacitances. The pulse has the fundamental wave and the harmonic waves that have been increased as a series circuit by the transformers to make high voltage pulse. This paper shows that pulse generator circuit is analyzed using Miller's theorem and network theory(ABCD Matrix) and simulated in frequency and time domain using Matlab program. The output voltage of pulse were obtained to 2.5kHz, 1.8kV. Output pulse voltage increases as $L_m$ increases in low voltage circuit. In high voltage circuit, outer capacitors are related to frequency band pass characteristics.

• ETRI Journal
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• 제45권4호
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• pp.690-703
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• 2023

Multistage amplifiers have become appropriate choices for high-speed electronics and data conversion. Because of the large number of high-impedance nodes, frequency compensation has become the biggest challenge in the design of multistage amplifiers. The new compensation technique in this study uses two differential stages to organize feedforward and feedback paths. Five Miller loops and a 500-pF load capacitor are driven by just two tiny compensating capacitors, each with a capacitance of less than 10 pF. The symbolic transfer function is calculated to estimate the circuit dynamics and HSPICE and TSMC 0.18 ㎛. CMOS technology is used to simulate the proposed five-stage amplifier. A straightforward iterative approach is also used to optimize the circuit parameters given a known cost function. According to simulation and mathematical results, the proposed structure has a DC gain of 190 dB, a gain bandwidth product of 15 MHz, a phase margin of 89°, and a power dissipation of 590 ㎼.

• ETRI Journal
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• 제32권4호
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• pp.520-529
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• 2010

In this paper, we present a low-voltage low-dropout voltage regulator (LDO) for a system-on-chip (SoC) application which, exploiting the multiplication of the Miller effect through the use of a current amplifier, is frequency compensated up to 1-nF capacitive load. The topology and the strategy adopted to design the LDO and the related compensation frequency network are described in detail. The LDO works with a supply voltage as low as 1.2 V and provides a maximum load current of 50 mA with a drop-out voltage of 200 mV: the total integrated compensation capacitance is about 40 pF. Measurement results as well as comparison with other SoC LDOs demonstrate the advantage of the proposed topology.

• 전자공학회논문지
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• 제50권11호
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• pp.130-137
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• 2013

본 논문은 생체신호 측정을 위한 저전력/저면적 AFE(analog front-end)에 관한 것이다. 제안된 AFE는 계측증폭기(IA), 대역 통과 필터(BPF), 가변 이득 증폭기(VGA), SAR 타입 A/D 변환기로 구성된다. 전류 분할 기법을 이용한 작은 gm (LGM) 회로와 고 이득 증폭기로 구성된 Miller 커패시터 등가 기술을 이용하여, 외부 수동소자를 사용하지 않고 AC-coupling을 구현하였다. 응용에 따른 BPF의 고역 차단 주파수 변화는 전압 조절기(regulator)를 이용한 출력 전압 변화를 이용하여 $g_m$을 변화하여 구현 시켰다. 내장된 ADC는 커패시터 분할 기법을 적용한 이중 배열 커패시터 방식의 D/A변환기와 비동기 제어 방식을 이용하여 저 전력과 저 면적으로 구현하였다. 일반 CMOS 0.18um 공정을 이용하여 칩으로 제작하였고, 전체 칩 면적은 PAD등을 모두 포함하여 $650um{\times}350 um$이다. 제안된 AFE의 전류 소모는 1.8V에서 6.3uA이다.