• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.43-49
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• 2000

본 논문에서는 저전압 저전력 시스템에 응용 가능한 CMOS 4상한 아날로그 멀티플라이어를 제안하였다. 제안된 멀티플라이어는 저전압에서 동작이 용이하며 아날로그 회로를 설계하는데 자주 이용되는 LV(Low-Voltage) 상보형 트랜지스터 방식의 특성을 이용하였다. LV 상보형 구조는 등가 문턱전압을 감소시킴으로서 회로의 동작전압을 감소시킬 수 있는 특징이 있다. 설계된 회로의 특성은 2V 공급전압하에서 0.6㎛ CMOS 공정파라미터를 갖는 HSPICE 시뮬레이션을 통하여 측정되었다. 이때 ±0.5V까지의 입력선형 범위내에서 선형성에 대한 오차는 1%미만이었다. 또한 -3㏈ 점에서의 대역폭은 290㎒, 그리고 전력소모는 373㎼값을 나타내었다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.640-648
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• 2014

Excessive power dissipation is one of the major issues in the testing of VLSI systems. Many techniques are proposed for scan test, but there are not so many for logic BIST because of its unmanageable randomness. This paper presents a novel low switching activity BIST scheme that reduces toggle frequency in the majority of scan chain inputs while allowing a small portion of scan chains to receive pseudorandom test data. Reducing toggle frequency in the scan chain inputs can reduce test power but may result in fault coverage loss. Allowing a small portion of scan chains to receive pseudorandom test data can make better uniform distribution of 0 and 1 and improve test effectiveness significantly. When compared with existing methods, experimental results on larger benchmark circuits of ISCAS'89 show that the proposed strategy can not only reduce significantly switching activity in circuits under test but also achieve high fault coverage.

• 한국항해항만학회지
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• 제27권4호
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• pp.443-447
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• 2003

본 논문에서는 $0.2\mu\textrm{m}$ GaAs MODFET(modulation doped FET)를 이용하여 제작한 위성방송수신용 고성능 다운컨버터 MMIC에 관해서 보고한다. GaAs 화합물 반도체 기판상에 제작된 본 논문의 고집적 다운컨버터 MMIC는 싱글 밸런스 믹서, IF증폭기, 액티브형 버룬, 그리고 국부 발진기 주파수(LO) 신호의 누설전력 억제용 필터까지 한 칩에 내장하고 있다. 저잡음특성을 실현하기 위해서, 믹서의 소스부에 소스인덕터가 접속된 소스인덕터 피드백 회로형태의 믹서를 이용하였으며, 그 결과 잡음지수 4.8 dB의 초저잡음 다운컨버터 MMIC가 실현되었다. 이는 종래의 위성방송 수신용 다운컨버터 MMIC의 잡음지수보다 3 dB정도 낮은 수치이다. 그리고, 소비전력을 줄이기 위해 믹서에 대해서 저 LO입력 전력 설계를 수행하였고, 그 결과 믹서의 LO신호 입력부에 위치하는 LO 증폭기가 불필요하게 되었다. 이로인해 본 논문의 다운컨버터 MMIC에 대해서 175 mW(동작전압:5V, 소비전류:35mA)의 저소비전력 특성을 얻을 수 있었으며, 이는 종래의 위성방송 수신용 다운컨버터 MMIC의 소비전력의 70%에 해당한다. 더욱이, IF신호 출력단에서의 LO신호 누설전력을 억제하기 위해서, 스파이럴 인덕터 필터가 본 논문의 MMIC에 내장되었다. 그리고, 다운컨버터 MMIC 칩의 면적을 줄이기 위해, 믹서의 입력부의 X밴드 입력정합회로로서 MMIC 패키지 내부의 본딩 와이어를 이용하였다. 그 결과, $0.84{\times}0.9\textrm{mm}^2$의 초소형 MMIC가 제작되었다. 본 논문의 MMIC 칩 면적은 종래의 위성방송 수신용 MMIC의 50%이하이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.13-20
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• 2008

본 논문에서는 무선 통신 응용 시스템에 적합하도록 슈도-세그멘테이션 기법을 이용하여 저 전력 12비트 80MHz D/A 변환기를 CMOS 0.18um n-well 1-Poly/6-Metal 공정으로 설계하였다. 슈도-세그멘테이션 기법은 간단한 병렬 버퍼로 구성된 이진 디코더를 사용함으로써 구조적으로 간단해지며 저 전력으로 구현이 가능하다. 또한, 스위칭 코어 회로에 글리치 억제 회로와 입력신호의 스윙을 감소시키는 구동 회로를 설계함으로써 추가적인 스위칭 잡음을 줄일 수 있었다. 측정 결과 제안한 저 전력 12bit 80MHz CMOS D/A 변환기는 샘플링 주파수 80MHz일 때, 입력 주파수 1MHz에서 SFDR은 66.01dBc, 유효비트수는 10.67비트를 보여주었다. INL/DNL은 ${\pm}1.6LSB/{\pm}1.2LSB$로 측정되었으며, 글리치 에너지는 $49pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원 전압에서 최대 속도인 80MHz일 때 46.8mW로 측정되었다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.63-73
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• 1999

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.845-848
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• 2009

전력용반도체(Power Management IC)는 전력의 변환이나 제어용으로 최적화되어 있는 전력장치용 반도체 소자로서 전자기기에 들어오는 전력을 그 전자기기에 맞게 변경하는 역할을 하며, 일반 반도체에 비해서 고내압화, 큰 전류화, 고주파수화 되어 있다. 전력용반도체는 전기가 쓰이는 제품에는 다 들어가며, 자동차, 공업제품, 컴퓨터와 주변기기, 통신, 가전제품, 모바일 기술, 대체 에너지 등에 대한 수요 증가가 시장의 성장을 촉진한다. 전력용반도체 개발을 통해 대일무역적자 해소 기여, 취약한 비메모리 산업의 육성을 통한 반도체산업의 균형발전, 신성장동력 창출을 통한 미래 경제발전을 도모할 수 있다. 본 고에서는 반도체 부문의 미래 유망품목인 전력용반도체의 필요성 및 중요성, 시장현황 및 전망을 중심으로 살펴보고 결론에서 정책적 시사점을 도출하고자 한다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.95-104
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• 2004

본 논문에서는 0.13㎛ 이하의 deep sub-micron 공정처럼 누설 전류가 심한 공정을 이용하여 멀티미디어 SoC를 설계할 때, 가장 전력 소모가 높은 움직임 추정 기법의 전력 소모를 줄이기 위한 저전력 움직임 추정기의 아키텍쳐를 제안하였다. 제안하는 아키텍쳐는 기존의 동적 전력 소모만을 고려한 구조와는 달리 정적 전력 소모까지 고려하여 누설 전류가 심한 공정에 적합한 구조로, 효율적인 전력 관리가 필수적인 동영상 전화기 등의 각종 휴대용 정보기기 단말기에 적합한 형태이다. 제안하는 아키텍쳐는 하드웨어 구현이 용이한 전역 탐색 기법 (full search)을 기본으로 하며 동적 전력 소모를 줄이기 위하여 조기 은퇴(early break-off) 기법을 도입하였다. 또한 정적 전력 소모를 줄이기 위하여 전원선 잡음을 고려한 메가블록 전원 차단 기법을 사용하였다. 제안된 아키텍쳐를 멀티미디어 SoC에 적용하였을 때의 효용성을 검증하기 위해 시스템 수준의 제어 흐름과 저전력 제어 기법을 개발하였으며, 이를 바탕으로 시스템 수준에서의 소모 전력을 계산하였다. 모의실험 결과 0.13㎛ 공정에서 전력 소모가 50% 정도로 감소함을 확인할 수 있었다. 선폭의 감소와 칩 내부 발열량의 증가로 인한 누설 전류의 증가를 고려할 때, 기존의 동적 전력 소모만을 고려한 구조는 전력 감소 효율이 점점 나빠짐에 반하여 제안하는 움직임 추정기 아키텍쳐는 안정적인 전력 감소 효율을 보여주었다.