New Pipeline Architecture for Low Power FIR Filter

저전력 FIR 필터를 위한 새로운 파이프라인 아키텍쳐

This paper presents new pipeline architecure for low power and high speed digital FIR filters. The proposed architecture based on retiming technique achieves enhancement on speed by sharing the input delay stage with multiplication of input data and on power combined with supply voltage scaling down technique. An 8-tap digital FIR filter for PRML disk-drive read channels adopting the proposed pipeline architecture has been designed and fabricated with 0.8${\mu}m$ CMOS double metal process technology. Measured results show that the designed FIR filter operates to 192 MHz in average and dissipates 1.22 mW/MHz at 3.3.V power supply. As a result, the proposed architecture improves speed by about 16% and reduces power dissipation by about 23% when operating at the same throughput.

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.