• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.203-211
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• 2012

This paper proposes a $16{\times}16$ and $32{\times}32$ inverse transform architecture for HEVC (High Efficiency Video Coding). HEVC large transform of $16{\times}16$ and $32{\times}32$ suffers from huge computational complexity. To resolve this problem, we proposed a new large inverse transform architecture based on hardware reuse. The processing element is optimized by exploiting fully recursive and regular butterfly structure. To achieve low area, the processing element is implemented by shifters and adders without multiplier. Implementation of the proposed 2-D inverse transform architecture in 0.18 ${\mu}m$ technology shows about 300 MHz frequency and 287 Kgates area, which can process 4K ($3840{\times}2160$)@ 30 fps image.

• 한국산업정보학회논문지
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• 제8권3호
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• pp.85-90
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.

• 전자공학회논문지CI
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• 제40권6호
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• pp.118-126
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• 2003

본 논문은 DTV PVR에 입력되는 HD급 방송 데이터에 대하여 영상의 특성에 따라 지능적으로 검색을 할 수 있는 저 복잡도의 알고리즘과 이의 실시간 구현에 관한 결과를 제시한다. MPEG-2 비디오 데이터에 대해 이를 복호하여 샷을 검출하고 이를 통해 신과 에피소드로 클러스터링하는 효율적인 알고리즘과 각 신의 복잡도를 계산하여 이를 기준으로 비선형적으로 검색하는 알고리즘을 제안한다. 또한 모의실험을 통해 제안하는 알고리즘 성능의 적절성을 검증하였다. 그리고 이의 실시간 구현을 위해 전체 알고리즘을 구현하는 데 있어서 대부분의 연산량을 차지하는 디코더와 기본 정보를 추출하는 부를 하드웨어적으로 구현하고, 이를 이용하여 실제 검색을 위한 핵심적이고 확장이 요구되는 알고리즘을 소프트웨어로 구현하는 혼합 구조를 제시하고 실제 이를 구현하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• 한국통신학회논문지
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• 제27권2C호
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• pp.150-159
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• 2002

본 논문지 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification) v1.0/v1.1 표준안에 대응하는 케이블모뎀 수신단의 FS-DFE(Fractionally Spaced-Decision Feedback Equalize)에 적용될 다양한 LMS(Least Mean Square)알고리즘에 관하여 수렴특성, SER(Symbol Error Rate) 및 MSE(Mean Square Error) 성능, 하드웨어 복잡도 그리고 step-size(${\mu}$)와의 관계를 $SPW^{TM}$로 모델링하고, 그들 개개의 성능을 보여다. 그리고 Verilog-HDL을 이용하여 RTL 구조를 구성하였고, $SYNOPSYS^{TM}$을 통해 삼성 STD90 라이브러리로 합성하였다. 또한 본 논문에서는 최적의 하드웨어 구조를 가지기 위한 time-multiplexed multiplication 과 tap shared architecture구조를 채택하였다. 실험 결과를 통하여 LMS, DS(Data Signed)-LMS, ES(Error Signed)-LMS, SS(Signed Signed)-LMS[1][3]과 같은 다양한 LMS 알고리즘들 중 DS-LMS 알고리즘이 성능과 하드웨어를 고려한 최적의 알고리즘임을 보였고, DS-LMS 알고리즘 및 여러 가지 저면적 점유 기법을 이용하여 최대 58%까지 하드웨어 면적을 줄일 수 있었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.15-23
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• 2009

본 논문은 높은 데이터 처리율을 요하는 MIMO-OFDM 시스템을 위하여 고속의 낮은 하드웨어 복잡도를 가진 128/64-point $radix-2^4$ FFT/IFFT 프로세서 설계에 대해 제안한다. 높은 Radix 다중경로 지연 피드백 (MDF) FFT구조는 고속의 데이터 처리율과 낮은 하드웨어 복잡도를 제공한다. 제안하는 프로세서는 128-point와 64 Point FFT/IFFT의 동작을 지원할 뿐만 아니라 4-병렬 데이터 경로를 사용함으로써 높은 데이터 처리율을 지원한다. 또한, 제안하는 프로세서는 기존의 128/64-point FFT/IFFT 프로세서에 비해 낮은 하드웨어 복잡도를 지닌다. 제안된 FFT/IFFT 프로세서는 IEEE 802.11n 표준의 요구사항을 만족시키며 140MHz 클락 속도에서 560MSample/s의 높은 데이터 처리율을 가진다.

• 전자공학회논문지
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• 제51권3호
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• pp.112-118
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• 2014

디지털 영상 확대를 위한 영상 스케일링은 고품질의 영상이 요구될수록 많은 수행시간 및 하드웨어 자원량이 요구된다. 본 논문에서는 적은 연산량 및 하드웨어 자원으로 고품질 영상을 생성하는 이중 선형-3차회선 보간법을 제안한다. 제안한 보간법은 4번의 선형 보간법과 1번의 3차회선 보간법으로 이루어진 선형-3차회선 보간법을 수평방향과 수직방향으로 각각 수행하는 구조이다. 실험결과, 제안하는 보간법은 PSNR과 수행시간 및 하드웨어 자원량 측면에서 비교했을 때, 적은 연산량 및 하드웨어 자원으로 양 3차회선 보간법보다 우수한 PSNR을 제공했다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.61-70
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• 2004

뉴럴 네트워크는 동작 모드를 학습과 인지 과정으로 구분할 수 있다. 학습은 다양한 입력 패턴에 대하여 학습자가 원하는 결과값을 얻을 때까지 결합계수를 업데이트하는 과정이고, 인지는 학습을 통해 결정된 결합계수와 입력 패턴과의 연산을 수행하는 과정이다. 기존의 내적연산 프로세서는 처리 속도를 개선하고 하드웨어 복잡도를 줄이는 다양한 구조가 연구되었지만 뉴럴 네트워크의 학습과 인지모드에 대한 차별화된 구조는 없었다. 이를 위해, 본 논문에서는 재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조를 제안한다. 제안한 구조는 학습모드에서 기존의 비트-시리얼 내적연산 프로세서와 같이 동작을 하여, 비트-레벨의 타른 처리 및 하드웨어 구현에 적합하고 높은 수준의 파이프라인 적용이 가능하다는 장점을 가진다. 또한, 인지모드에서는 고정된 결합계수에 따라 연산을 수행할 활성화 유닛을 최소화시킴으로서 전력 소비를 줄일 수 있다. 시뮬레이션 결과 활성화 유닛은 결합계수에 의존적이기는 하지만 50% 내외까지 줄일 수 있음을 확인하였다.

• 전자공학회논문지
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• 제52권8호
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• pp.40-48
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• 2015

본 논문에서는 다중 입력 다중 출력 시스템을 위한 전 처리 과정인 QR Decomposition (QRD) 과 Lattice Reduction (LR)에 대하여, 두 과정의 연산의 공유성을 바탕으로 이를 공동으로 처리하는 프로세서를 제안한다. 제안하는 전 처리 프로세서는 다중 사이클 아키텍처로 설계하여 하드웨어 복잡도를 낮추었고, 두 전 처리 과정을 채널 환경에 따라 선택적으로 수행한다. 제안하는 전 처리 프로세서는 $0.18-{\mu}m$ CMOS공정의 셀 라이브러리를 사용하여 139K의 논리 게이트로 구현되었고, 최대 117MHz의 동작주파수에서 $8{\times}8$ 행렬에 대한 QRD와 LR의 수행에 대하여 $5{\mu}s$의 latency를 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1736-1739
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• 2002

The advanced in semiconductor, hardware, and software technologies enables the integration of more com- plex systems and the increasing design complexity. As system design complexity becomes more complicated, System-level design based on the If block and processor model is more needed in most of the RTL level or low level. In this paper, we present a novel approach fur the system-level design, which satisfies the various required constraints and an optimization method of image encoder based on codesign of function, algorithm, and architecture. In addition, we show an MPEG-4 encoder as a design case study. The best tradeoffs between algorithm and architecture are necessary to deliver the design with satisfying performance and area constraints. The evaluations provide the effective optimization of motion estimation, which is in charge of an amount of performance in the MPEG-4 encoder module.