• 대한전자공학회논문지SD
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• 제46권6호
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• pp.48-51
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• 2009

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.352-359
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• 2003

본 논문에서는 마이크로스트립 대역통과 여 파기와 0.2$\mu\textrm{m}$ CMOS 공정을 이용한 저 잡음 증폭기를 이용하여 블루투스 리시버를 설계하였다. 설계한 저잠음 증폭기는 캐스코드 인버터를 이용하였으며, 레퍼런스 전압원을 가지며 쵸크 인덕터를 사용하지 않는 1단으로 설계하였다. 설계된 2.4GHz 저잡음 증폭기는 2.8dB의 NF값과 18dB의 전력이득을 가지고 있으며, 2.5V 공급 전원에서 255mW의 소모전력을 가지고 있다. 또한 마이크로스트립리시버 여파기는 중심주파수는 2.45GHz이고 대역폭은 4%이고 삽입손실은 -l.9dB를 가지고 있다. 마이크로스트립 대역통과 여과기와 저잡음 증폭기를 시뮬레이션 하였을 경우 16.3dB의 전력이득을 나타내 어 블루투스 대역에서 대역통과의 좋은 특성을 얻을 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제5권2호
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• pp.115-120
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• 2000

본 논문은 Hewlett-Packard사의 ATF-10136 저잡음 GaAS FET 소자를 이용하여 GPS 규격에 맞는 저잡음 증폭기를 설계한 것이다. 저잡음 증폭기의 실제 측정 성능을 평가하기 위하여 ADS(HP사 제품) 소프트웨어를 이용하여 이론치를 구하였으며 실험치와 비교하였다. 1575MHz 증폭기의 잡음지수는 1.78dB로 측정되었으며 이는 이론치의 2dB보다 낮음을 확인하였다. 또한 측정 이득은 33.0075dB이며 GPS 제원의 35dB$\pm$0.5dB내에 있음을 확인하였다 모든 S-파라미터와 측정치는 회로망 분석기(HP8510)으로 측정하였고 잡음지수를 잡음지수계(HP8970B)로 측정하였다 실험 결과 이득, 입력 정재파비 출력 정재파비등 모든 파라미터가 GPS 제원을 충분히 만족함을 확인하였다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.67-76
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• 2000

본 논문에서는 INMARSAT 수신주파수인 1525-1545 MHz와 전세계 측위 시스템 수신주파수 15751 MHz 대역에서 초고주파용 수신장치로 사용되는 L-BAND(1525-1575 MHz)용 저잡음증폭기를 저항 결합회로를 사용하여 구현하였다. 사용된 저항 결합회로는 반사되는 전력이 정합 회로내의 저항에서 소모되므로 반사계수가 작아지고, 안정도도 개선되며, 또한 저잡음증폭기의 설계시 입력단 정합이 용이하였다. 저잡음증폭기의 구현에는 GaAs FET인 ATF-10136과 내부정합된 MMIC인 VNA-25를 이용하였으며, 알루미늄 기구물 안에 초고주파 회로와 자기 바이어스 회로를 함께 장착시켰다. 이렇게 제작된 저잡음증폭기는 32 dB의 이득, 0.8 dB 이하의 잡음지수와 18.6 dBm의 P1dB 출력을 얻었다.

• Journal of electromagnetic engineering and science
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• 제9권2호
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• pp.98-104
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• 2009

An InGaP/GaAs MMIC LC VCO designed with Harmonic Noise Frequency Filtering(HNFF) technique is presented. In this VCO, internal inductance is found to lower the phase noise, based on an analytic understanding of phase noise. This VCO directly drives the on-chip double balanced mixer to convert RF carrier to IF frequency through local oscillator. Furthermore, final power performance is improved by output amplifier. This paper presents the design for a 1.721 GHz enhanced LC VCO, high power double balance mixer, and output amplifier that have been designed to optimize low phase noise and high output power. The presented asymmetric inductance tank(AIT) VCO exhibited a phase noise of -133.96 dBc/Hz at 1 MHz offset and a tuning range from 1.46 GHz to 1.721 GHz. In measurement, on-chip down-converter shows a third-order input intercept point(IIP3) of 12.55 dBm, a third-order output intercept point(OIP3) of 21.45 dBm, an RF return loss of -31 dB, and an IF return loss of -26 dB. The RF-IF isolation is -57 dB. Also, a conversion gain is 8.9 dB through output amplifier. The total on-chip down-converter is implanted in 2.56${\times}$1.07 mm$^2$ of chip area.

• 한국전자파학회논문지
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• 제23권3호
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• pp.361-366
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• 2012

본 논문에서는 TSMC 0.18 ${\mu}m$ CMOS 공정을 사용하여 저전력, 5.2 GHz 대역 저잡음 증폭기를 설계하였다. 제안된 회로는 5.2 GHz 대역 저잡음 증폭기 설계를 위해, 공통 게이트 구조를 이용하여 입력 정합을 하였다. 입력 정합단에 캐패시터 크로스 커플링 방법을 사용하여 적은 양의 전류를 흘려 적당한 이득을 얻었다. 추가적인 전력 소비 없이 부족한 이득을 증가시키기 위하여 전류 재사용 방법을 이용하여 공통 게이트 증폭단 위에 공통 소스 구조를 추가하였다. 전류 재사용단의 인덕터의 크기를 줄이기 위하여 캐패시터를 병렬로 연결함으로써 실효 인덕턴스 값을 증가시켜 인덕터의 크기를 줄였다. 제안된 회로는 5.2 GHz 대역에서 17.4 dB의 이득과 2.7 dB의 잡음 지수 특성을 갖는다. 저잡음 증폭기는 1.8 V의 공급 전압에 대해 5.2 mW의 전력을 소비한다.

• ETRI Journal
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• 제28권1호
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• pp.1-8
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• 2006

A novel all-optical gain-controlled (AOGC) bidirectional amplifier is proposed and demonstrated in a compact structure. The AOGC function using fiber Bragg grating (FBG) pairs controls both directional signals independently, and combinations of optical interleavers and isolators suppress Rayleigh backscattering (RB) noise. The amplifier achieves high and constant gain with a wide dynamic input signal range and low noise figure. The performance does not depend on the input signal conditions, whether static-state or transient signals, or whether there is symmetric or asymmetric data traffic on bidirectional transmission. Transmission comparison experiments between invariable symmetrical and random variable asymmetric bidirectional data traffic verify that the all-optical gain control and bidirectional amplification functions are successfully combined into this proposed amplifier.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.483-484
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• 2007

In this paper, we describe a chip design technique for instrumentation amplifier using a nested-chopping technique. Conventional chopping technique uses a pair of chopper, but nested chopping technique uses two pairs of chopper to reduce residual offset and 1/f noise. The inner chopper pair removes the 1/f noise, while the outer chopper pair reduces the residual offset. Our instrumentation amplifier using a nested chopping technique has residual offset under 100 nV. We also implement very low frequency filter. Since this filter needs very large RC time constant, we use a technique named 'diode connected PMOS' to increase R with small die area. The total power consumption is 3.1 mW at the supply voltage of 3.3V with the 0.35um general CMOS technology. The die area of implemented chip was $530um{\times}300um$.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.353-358
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• 1998

본 논문에서는 한국형 PCS 기지국 및 중계기의 수신부에 사용되는 1.71∼l.78 GHz용 저잡음 증폭기(Low Noise Amplifier)를 저항결합회로를 이용하여 구현하였다. 사용된 저항 결합회로는 반사되는 전력이 정합회로내의 저항에서 소모되므로 반사계수는 작아지고, 안정도도 개선되며 저잡음 증폭기의 설계시 입력단 정합에 용이하였다. 저잡음 증폭기의 설계제작에는 저잡음 GaAs FET인 ATF-10136과 내부정합된 MMIC인 VNA-25를 이용하였으며, 알루미늄 기구물안에 RF 회로와 자체 바이어스(Self-bias) 회로를 함께 장착시켰다. 이렇게 제작된 저잡음 증폭기는 30 dB이상의 이득과 0.85 dB이하의 잡음지수를 얻었다.

• 전자공학회논문지
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• 제53권10호
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• pp.34-39
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• 2016

본 논문에서는 체내 이식용 신경 신호 기록 장치를 위한 저전압 저전력 아날로그 front-end 집적회로를 설계하였다. 제안된 집적 회로는 1 Hz에서 5 kHz 주파수 대역에 존재하는 신경 신호를 처리하기 위해 저잡음 neural 증폭기와 대역폭 조절이 가능한 능동 bandpass 필터로 구성되어 있다. Neural 증폭기는 우수한 잡음 특성을 위해 source-degenerated folded-cascode 연산증폭기를 기반으로 하여 설계하였고, 능동 필터의 경우 저전력의 current-mirror 연산증폭기를 이용하여 설계하였다. 능동 필터의 high-pass cutoff 주파수는 1 Hz에서 300 Hz까지 제어가 가능하며, low-pass cutoff 주파수는 300 Hz에서 8 kHz까지 제어가 가능하다. 전체 아날로그 front-end 회로는 53.1 dB의 전압 이득 성능과 1 Hz에서 10 kHz 대역에 대해서 $4.68{\mu}Vrms$의 입력 잡음 성능과 3.67의 noise efficiency factor 성능을 보인다. $18-{\mu}m$ CMOS 공정을 이용하여 설계를 하였고 1-V 전원에서 $3.2{\mu}W$의 전력 소모 성능을 갖는다. 칩 레이아웃 면적은 $0.19 mm^2$ 이다.