• International Journal of Internet, Broadcasting and Communication
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• 제14권1호
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• pp.188-193
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• 2022

The energy efficiency of memory systems is an important task in designing future computer systems as memory capacity continues to increase to accommodate the growing big data. In this article, we present an energy-efficient last-level cache management policy for future mobile systems. The proposed policy makes use of low-power PCM (phase-change memory) as the main memory medium, and reduces the amount of data written to PCM, thereby saving memory energy consumptions. To do so, the policy keeps track of the modified cache lines within each cache block, and replaces the last-level cache block that incurs the smallest PCM writing upon cache replacement requests. Also, the policy considers the access bit of cache blocks along with the cache line modifications in order not to degrade the cache hit ratio. Simulation experiments using SPEC benchmarks show that the proposed policy reduces the power consumption of PCM memory by 22.7% on average without degrading performances.

• 대한수학회지
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• 제47권1호
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• pp.63-70
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• 2010

In this paper, we develop a nonmonotone spectral memory gradient method for unconstrained optimization, where the spectral stepsize and a class of memory gradient direction are combined efficiently. The global convergence is obtained by using a nonmonotone line search strategy and the numerical tests are also given to show the efficiency of the proposed algorithm.

• 한국통신학회논문지
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• 제21권1호
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• pp.224-240
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• 1996

It is common sense for at least one or more levels of cache memory to be used in these day's computer systems. In this paper, the impact of the internal cache memory organization on the performance of the computer is investigated by using a simulator program, which is wirtten by authors and run on SUN SPARC workstation, with several real execution, with several real execution trace files. 280 cache organizations have been simulated using n-way set associative mapping and LRU(Least Recently Used) replacement algorithm with write allocation policy. As a result, 16-way setassociative cache is the best configuration, and when we select 256KB cache memory and 64 byte line size, the bus traffic ratio was decreased compared to that of the noncache system so that a single bus could support almost 7 processors without any delay and degradationof high ratio(hit ratio was 99.21%). The smaller the line size we choose, the little lower hit ratio we can get, but the more processors can be supported by a single bus(maximum 18 processors). Therefore, using a proper cache memory organization can make a single bus structure be able to support multiple processors without any performance degradation.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.63-67
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• 2003

본 논문에서는 MRAM에서 사용될 수 있는 새로운 Bit Line Sense Amplifier(BLSA)를 제안하였다. 기존의 BLSA는 기본적으로 Latch형 회로를 사용하여 Memory Cell로부터의 신호를 증폭한다. 제안된 BLSA는 Cross-coupled PMOS 트랜지스터를 사용하여 회로를 단순화하였으며. 기존 BLSA의 약 85%정도의 작은 면적을 차지하면서도 시뮬레이션상에서는 같은 동작 속도를 보이고 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 추계학술대회 논문집
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• pp.3-5
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• 2000

1.8V,4Gb DDR SDRAM설계 및 제작을 수행하였다. DRAM동작 시 발생하는 Bit Line간 CouplingNoise를 보상하기 위한 Twisted Open Bit Line 구조를 제안하였다. Low Voltage Operation으로 인한 Bit Line Sense Amplifier 의 동작 저하를 보상하기 위한 BL S/A Pre-Sensing 방식 및 Reference Bit Line Voltage Calibration 구조를 제안하였다. Chip면적 증가로 인한 동작속도 감소의 보상을 위해 Repeater Driver 구조를 Core 및 Periphery Circuit에 적용하여 동작 대비 Chip 면적의 증가를 최소화 하도록 하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.310-318
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• 2016

Emerging technologies such as the Internet of Things (IoT) and the Advanced Driver Assistant System (ADAS) often have image transmission functions with tough constraints, like low power and/or low delay, which require that they adopt line-based, low memory compression methods instead of existing frame-based image compression standards. Bit rate control in the conventional frame-based compression systems requires a lot of hardware resources when the scope of handled data falls at the frame level. On the other hand, attempts to reduce the heavy hardware resource requirement by focusing on line-level processing yield uneven image quality through the frame. In this paper, we propose a bit rate control that maintains consistency in image quality through the frame and improves the legibility of text regions. To find the line characteristics, the proposed bit rate control tests each line for ease of compression and the existence of text. Experiments on the proposed bit rate control show peak signal-to-noise ratios (PSNRs) similar to those of conventional bit rate controls, but with the use of significantly fewer hardware resources.

• 전기전자학회논문지
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• 제27권3호
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• pp.273-279
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• 2023

이미지처리 하드웨어에서 이미지 필터링을 진행할 때 line memory의 사용은 필수적이다. line memory에 입력 데이터를 저장한 후 저장된 데이터를 사용하기 위해 동기를 맞춘 후 필터링을 진행한다. 이때 동기를 맞추기 위해 동기 발생기를 사용한다. 기존 동기 발생기의 경우 입력 동기 신호를 입력으로 들어오는 이미지의 1행만큼 지연시킨다. 만약 2행만큼 지연된 신호를 얻기 위해서는 모듈 2개를 연결하여 사용해야 한다. 해당 방식으로 하드웨어 설계 시 하드웨어의 크기가 커져 효율적으로 설계할 수 없다. 따라서 본 논문에서는 finite state machine을 추가하는 방식을 사용하여 여러 종류의 지연 신호를 생성하는 동기 발생기를 제안한다. 하드웨어 설계는 Verilog HDL로 코딩하였으며, field programmable gate array 보드를 이용하여 이미지처리 하드웨어에 적용하여 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.825-828
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• 2005

In this paper, we propose a new nonvolatile unit memory cell and proposal peripheral circuit using the polymer material. Memory that relies on bistable behavior- having tow states associated with different resistances at the same applied voltage - has attracted much interest because of its nonvolatile properties. Such memory may also have other merits, including simplicity of structure and manufacturing, and the small size of memory cells. We have plotted the load line graphs for the use of a polymer memory character, hence we have designed in the band-gap reference shape of a write/erase drive, and then designed in the 2-stage differential amplifier shape of a sense amplifier in the consideration of a low current characteristic of a polymer memory cell. The simulation result shows that is has high gain about 80dB by sensing the very small current.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제8권2호
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• pp.107-115
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• 2015

본 논문에서는 Power IC용 저면적 32비트 differential paired eFuse OTP 메모리를 설계하였다. OTP 메모리 셀 어레이에서 행의 개수가 열의 개수보다 더 작은 경우 eFuse 링크의 프로그램 전류를 공급하는 SL (Source Line) 구동 라인을 열 방향으로 라우팅하는 대신 행 방향으로 라우팅하므로 레이아웃 면적을 많이 차지하는 SL 구동회로의 수를 줄이는 differential paired eFuse 셀 어레이 방식과 코어 회로를 제안하였다. 그리고 blowing되지 않은 eFuse 링크가 EM (Electro-Migration) 현상에 의해 blowing되는 불량을 해결하기 위해 RWL (Read Word-Line) 구동 회로와 BL (Bit-Line) 풀-업 부하회로에 V2V ($=2V{\pm}0.2V$)의 regulation된 전압을 사용하였다. 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $228.525{\mu}m{\times}105.435{\mu}m$으로 기존의 셀 어레이 라우팅을 이용한 IP 크기인 $197.485{\mu}m{\times}153.715{\mu}m$ 보다 20.7% 더 작은 것을 확인하였다.