• 한국전자파학회논문지
• /
• 제19권11호
• /
• pp.1281-1286
• /
• 2008

본 논문에서는 6-단자 위상 상관기를 적용한 PSK 반송파 신호 복원 회로를 해석하고 구조를 제안한다. 하나의 전력 분배기와 3개의 hybrid branch line coupler로 구성되는 6-단자 위상 상관기와 변조 신호에 대응하는 반사소자를 갖는 제안된 반송파 신호 복원 회로 구조는 간단하면서 구현이 용이하다. 이 위상편이 방식(BPSK) 신호와 직교 위상편이 방식(QPSK) 신호의 코히어런트 반송파 신호를 복원하며, 기본 구조를 사용하여 고차 모드 PSK 반송파 신호 복원 회로 구조가 가능하다. 모의 실험 결과, 직교 위상편이 방식 신호의 반송파 신호는 일정한 위상값($23.4^{\circ}$)을 갖는 지속파와 반사 소자 스위칭에 의해 발생되는 위상 편차가 ${\pm}0.8^{\circ}$ 이내인 양호한 PSK 반송파 신호 특성을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제39권7호
• /
• pp.57-65
• /
• 2002

본 논문에서는 CMOS로 구현된 2.5v 10-bit 300MSPS의 D/A 변환기를 제안하였다. 이를 위해 전체구조는 고속동작에 유리한 전류구동 방식의 8+2 분할 타입으로 상위 8-bit은 Thermometer Code 기법을 이용한 전류셀 매트릭스(Current Cell Matrix)로, 하위 2-bit은 이진 가중 전류열(Binary Weighted Current Array)로 설계하였다. 우수한 다이내믹 특성 및 고속 동작을 만족시키기 위해 낮은 글리치 에너지를 갖는 새로운 전류셀과 BDD(Binary Decision Diagram)에 의한 논리합성 기법을 활용한 새로운 역 Thermometer Decoder를 제안하였다. 제안된 DAC는 $0.25{\mu}m$, 1-Poly, 5-Metal, n-well CMOS 공정으로 제작되었으며, 유효 칩 면적은 $1.56mm^2$이고, 2.5V의 전원전압에서 84mW의 전력소모를 나타내었다. 모의실험 및 측정을 통해 최대 글리치 에너지는 0.9pVsec@fs=100MHz, 15pVsec@fs=300MHz로 나타났다. 또한 출력 주파수가 1MHz, 샘플링 주파수가 300MHz에서의 INL과 DNL은 약 ${\pm}$1.5LSB 이내로, SFDR은 45dB로 측정되었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 추계종합학술대회
• /
• pp.187-191
• /
• 2007

본 논문은 상위 7비트와 하위3비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A변환기가 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화 함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7$ LSB로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정 된다.

• 대한전자공학회논문지SD
• /
• 제48권12호
• /
• pp.37-44
• /
• 2011

본 논문은 BPM 방식의 신호전송을 하는 인덕티브 커플링 링크에서 전송속도를 증가시키고 BER를 개선하는 방법에 대하여 기술하였다. 데이터가 전송될 때 발생하는 불필요한 glitch를 제거하기 위해 상보적으로 스위칭하는 송신기를 사용하였고, 수신된 데이터의 최적화를 위해 pre-distortion 개념을 도입하였다. 또한 고속 동작에서 샘플링 가능구간을 확보하기 위해 적분형 수신기를 사용하였고, 빠른 pre-charge를 위해 수신기 내부의 적분기와 비교기의 pre-charge 경로에 이퀄라이징 트랜지스터를 추가하였다. 0.13 um CMOS 공정을 사용하여 설계한 송수신회로는 1.2 V 인가전압에서 2.4 Gb/s의 전송속도를 가질 때 약 5.99 mW의 전력소모를 가진다.

• 대한전자공학회논문지SD
• /
• 제38권1호
• /
• pp.55-68
• /
• 2001

본 논문에서는 기존의 P(캐리전파)/G(캐리발생) 블록을 가진 ALU구조에서 발생되는 글리칭 전력소모를 최소화시킨 새로운 구조에 대해서 기술한다. 일반적으로 회로에서 발생되는 많은 글리치가 다음 단 회로로 전파될 때, 필요 없이 많은 전력소모가 발생된다. 따라서 본 논문에서는 ALU의 P/G 블록에서 발생되는 글리치를 제거하는 구조를 제안하였다. P/G블록에서 글리치가 제거되면 다음 단인 Sum 발생 블록에서 글리치에 의한 신호천이가 줄어들고, 이에 따라 전력소모가 줄어든다. P/G 블록의 출력 단에 발생되는 글리치 제거를 위해, 기존의 P/G블록내에 래치를 삽입하였다. 래치의 인에이블 신호는 P/G블록의 출력 인에이블 시간을 제어함으로써, P/G블록의 출력 단의 글리치를 제거시키는 역할을 한다. 16비트 ALU를 구현하여 HSPICE로 모의 실험한 결과, 제안한 구조는 지연시간의 증가가 거의 없으면서 약 28%의 글리칭 전력소모가 감소되었다.

• 한국정보통신학회논문지
• /
• 제12권4호
• /
• pp.691-698
• /
• 2008

본 논문은 상위 7-비트와 하위3-비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지 등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A 변환기가 가질 수 있는 장점은 디코딩 논리 회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7\;LSB$로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정된다.

• 한국정보통신학회논문지
• /
• 제17권10호
• /
• pp.2359-2368
• /
• 2013

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.15-22
• /
• 2006

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

• 대한전자공학회논문지SD
• /
• 제46권4호
• /
• pp.1-9
• /
• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.

• 대한전자공학회논문지SD
• /
• 제43권11호
• /
• pp.48-57
• /
• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.