• 대한전자공학회논문지SD
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• 제45권5호
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• pp.82-87
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• 2008

본 논문은 고속 위상 고정이 가능한 새로운 듀얼 슬로프 위상고정루프를 제안한다. 기존의 듀얼 슬로프 위상고정루프는 각각 2개의 전하펌프와 위상 주파수 검출기로 구성되었다. 본 논문에서는 위상차에 따라 전하펌프의 전류를 조절해 하나의 전하펌프와 위상 주파수 검출기만으로 듀얼 슬로프 위상고정루프를 구현하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정 파라미터 값으로 HSPICE 시뮬레이션을 수행하여 회로의 동작을 검증하였다. 제안된 듀얼 슬로프 위상고정루프의 위상 고정 시간은 $2.2{\mu}s$로 단일 슬로프 위상고정루프의 위상 고정 시간인 $7{\mu}s$보다 개선된 결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.717-718
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• 2013

CMOS로 구성된 전압-제어 발진기의 채널 폭과 길이가 변화하면, 입력 전압에 따른 출력 주파수가 변화할 것이다. 본 논문에서는 FLL(Frequency Locked Loop) 회로의 구성 요소로 사용되는 전압-제어 발진기의 채널 폭 변화에 따른 전기적인 특성 변화를 시뮬레이션을 통하여 살펴보고자 한다. 그리고 변화하는 채널 폭에 따른 전압-제어 발진기의 신뢰성 특성을 향상하기 위한 방안을 살펴보고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 SMICS 2004 International Symposium on Maritime and Communication Sciences
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• pp.28-31
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• 2004

A Quadrature phase detector for high-speed delay-locked loop is introduced. The proposed Quadrature phase detector is composed of two nor gates and it determines if the phase difference of two input clocks is 90 degrees or not. The delay locked loop circuit including the Quadrature phase detector is fabricated in a 0.18 urn standard CMOS process and it operates at 5 ㎓ frequency. The phase error of the delay-locked loop is maximum 2 degrees and the circuits are robust with voltage, temperature variations.

• 한국정보전자통신기술학회논문지
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• 제14권6호
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• pp.479-486
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• 2021

본 논문에서는 신호감지회로(Signal Sensing Circuit : SSC)를 추가하여 2개의 루프로 구성된 단일 커패시터 루프필터를 가진 극소형 위상고정루프(Phase Locked Loop : PLL)를 제안하였다. 위상고정루프 크기를 극단적으로 줄이기 위하여 가장 많은 면적을 차지하는 수동소자 루프필터를 극소형 단일 커패시터(2pF)로 설계하였다. 신호감지회로가 포함된 내부 부궤환 루프 출력이 외부 부궤환 루프의 단일 커패시터 루프필터 출력에 부궤환 역할을 하여 제안한 극소형 위상고정루프가 안정적으로 동작하도록 설계하였다. 위상고정루프 출력 신호 변화를 감지하는 신호 감지 회로는 루프필터의 커패시턴스 전하량을 조절하여 위상고정루프 출력 주파수의 초과 위상변이를 줄였다. 제안된 구조는 기존 구조에 비해 1/78 정도의 작은 커패시터를 가짐에도 불구하고 지터 크기는 10% 정도 차이가 난다. 본 논문의 위상고정루프는 1.8V 180nm 공정을 사용하였고, Spice를 통해 안정하게 동작하는 시뮬레이션 결과를 보여주었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• 전자공학회논문지S
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• 제35S권12호
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• pp.1-7
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• 1998

본 논문에서는 10Gb/s 클럭/데이터 재생회로의 설계와 제작된 특성에 대해 기술한다. 회로는 알루미나 기판 위에 고속 IC와 초고주파 회로를 이용하여 구현하였다. 주파수와 위상 잠금(frequency and phase locked loop)을 위해 quadri-correlation 방법을 이용하였다. 주파수 잠금 범위는 150MHz 였으며 발생된 rms 지터는 1.0ps 이하였다. 이러한 클럭/데이터 재생회로를 10Gb/s광수신기에 적용하여 동작특성을 확인할 수 있었다.

• 전기학회논문지
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• 제61권2호
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• pp.324-328
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• 2012

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

• 한국전자파학회논문지
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• 제17권2호
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• pp.171-177
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• 2006

클락 유지 기능을 가지는 저가의 고성능 40 Gb/s 클락 복원기를 위상 고정 루프를 적용하여 설계 및 제작하였다. 클락 복원기는 클락 추출기, RF 믹서, 주파수 판별기, 위상 변환기, 클락 유지 회로로 구성되어 있다. 추출된 40 GHz 클락은 10 GHz 유전체 공진 발진기와 위상이 동기된다. 위상 고정 루프를 사용한 클락 복원기는 기존의 유전체 공진 필터를 사용한 개방형 클락 복원기에 비해 클락의 안정성과 지터 특성이 크게 향상되었다. 측정된 지터의 실효치는 230 fs였다. 또한 입력 신호가 끊어질 경우, 유지 회로에 의해 연속적인 클락 유지가 가능하였다.

• 대한전자공학회논문지
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• 제25권3호
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• pp.238-242
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• 1988

It is analyzed how performance of phase-locked loop driven by photodetector current in optical receiver will be changed under the condition that Gaussian thermal noise, pattern noise and shot noise are present and the loop has the nonzero detuning frequency. The phase error variance cahnges with the circuit configuration and the produced noise models. The analyzed results are applied to the previously implemented 90.194Mbps optic system whose loop filter is the improved active noninverting 1-st order lag-lead type.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.