• 전자공학회논문지
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• 제51권7호
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• pp.96-102
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• 2014

본 논문에서는 dual-rail data encoding방식을 적용하여 비동기식시스템을 설계할 때, 신호천이를 줄이고 소비전력을 줄이기 위하여 4-phase handshaking 프로토콜과 2-phase handshaking 프로토콜을 혼합한 dual-rail data encoding방식을 제안한다. 기존의 dual-rail data encoding 4-phase handshaking 프로토콜은 space state가 존재함으로 말미암아 신호 천이가 많이 발생하게 되고 많은 전력소비를 발생한다. 이론적으로 dual-rail data encoding 2-phase handshaking 프로토콜은 dual-rail data encoding 4-phase handshaking 프로토콜보다 빠르고 신호천이도 적지만 표준 라이브러리를 사용하여 설계할 수 없다. 제안하는 혼합형 dual-rail data encoding 방식의 성능을 평가하기 위하여 Adder블록, Multiplier블록, Latch를 포함한 benchmark회로를 설계를 설계하였다. Benchmark회로를 이용하여 시뮬레이션해본 결과, 제안하는 혼합형 dual-rail data encoding방식은 기존의 dual-rail data encoding 4-phase handshaking 프로토콜에 비해 35%이상 전력소비가 감소되는 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.27-36
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• 2006

기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi D디ay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product ($D{\ast}P$) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMML 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 $57.7\%$와 $17.9\%$의 $D{\ast}P$ 값 감소 효과를 나타냈다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.57-64
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• 2004

본 논문에서는 비동기식 회로 설계시 2선식(Dual-Rail) 코드를 사용할 때, 회로 구조에서 갖는 신호 천이를 줄여 소비전력을 감소시키는 RZ/NRZ 혼합 데이터 전송 방식을 제안한다. RZ 방식 2선식 코드는 비동기 회로 구현에 많이 사용되고 있으며, 고정 지연을 사용하는 단선구조와는 달리 데이터를 통하여 신호의 유효성을 판별할 수 있다 그러나, 단선 구조에 비해 많은 회로 면적과 모든 신호가 Return-to-Zero의 스위칭에 의해 전력 소비를 가져오므로, 신호 천이의 수를 감소시킬 필요가 있다. 본 논문에서는 RZ/NRZ 방식을 제안하여 스위칭을 약 50% 감소시키며 소비전력을 비교한 결과, 기존의 2선식에 비해 약 23% 정도 감소하는 결과를 얻었다.

• ETRI Journal
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• 제33권5호
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• pp.822-825
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• 2011

Level-encoded dual-rail (LEDR) has been widely used in onchip asynchronous interconnects supporting a 2-phase handshake protocol. However, it inevitably requires 2N wires for N-bit data transfers. Encoder and decoder circuits that perform an asynchronous 2-phase handshake protocol with only N wires for N-bit data transfers are presented for on-chip global interconnects. Their fundamentals are based on a ternary encoding scheme using current-mode multiple valued logics. Using 0.25 ${\mu}m$ CMOS technologies, the maximum reduction ratio of the proposed circuits, compared with LEDR in terms of power-delay product, was measured as 39.5% at a wire length of 10 mm and data rate of 100 MHz.

• Journal of the Optical Society of Korea
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• 제9권3호
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• pp.111-118
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• 2005

In this paper, a new optical parallel binary arithmetic processor (OPBAP) capable of computing arbitrary n-bit look-ahead carry full-addition is proposed and implemented. The conventional Boolean algebra is considered to implement OPBAP by using two schemes of optical logic processor. One is space-variant optical logic gate processor (SVOLGP), the other is shadow-casting optical logic array processor (SCOLAP). SVOLGP can process logical AND and OR operations different in space simultaneously by using free-space interconnection logic filters, while SCOLAP can perform any possible 16 Boolean logic function by using spatial instruction-control filter. A dual-rail encoding method is adopted because the complement of an input is needed in arithmetic process. Experiment on OPBAP for an 8-bit look-ahead carry full addition is performed. The experimental results have shown that the proposed OPBAP has a capability of optical look-ahead carry full-addition with high computing speed regardless of the data length.

• 센서학회지
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• 제29권1호
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• pp.68-73
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• 2020

This paper proposes an asynchronous circuit design methodology using a new Single Gate Sleep Convention Logic (SG-SCL) with advantages such as low area overhead, low power consumption compared with the conventional null convention logic (NCL) methodologies. The delay-insensitive NCL asynchronous circuits consist of dual-rail structures using {DATA0, DATA1, NULL} encoding which carry a significant area overhead by comparison with single-rail structures. The area overhead can lead to high power consumption. In this paper, the proposed single gate SCL deploys a power gating structure for a new {DATA, SLEEP} encoding to achieve low area overhead and low power consumption maintaining high performance during DATA cycle. In this paper, the proposed methodology has been evaluated by a liquid state machine (LSM) for pattern and digit recognition using FPGA and a 0.18 ㎛ CMOS technology with a supply voltage of 1.8 V. the LSM is a neural network (NN) algorithm similar to a spiking neural network (SNN). The experimental results show that the proposed SG-SCL LSM reduced power consumption by 10% compared to the conventional LSM.

• 전기전자학회논문지
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• 제19권3호
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• pp.424-430
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• 2015

본 논문은 CFB(Cipher Feedback) 모드에 기반한 2 차원 페이지 데이터의 광학적 암호화 응용 시스템을 제안한다. 광학적으로 구현된 CFB 암호화 시스템은 2 차원 페이지 데이터 암호화를 위해 자유공간 광 연결 이중 인코딩 기법을 이용한다. 또한, 제안된 방법은 기존의 1 차원 암호화키를 처리하는 CFB 방식보다 2 차원 페이지 단위로 배열된 매우 큰 암호화키를 제공하기 때문에 암호강도가 한층 더 강화된 암호화 시스템을 구현한다. 제안한 CFB 알고리즘의 성능을 검증하기 위해 컴퓨터 시뮬레이션을 통하여 2 차원 페이지 데이터의 암호화 및 복호화 과정을 보여주고 오차 분석을 수행하였다. 시뮬레이션 결과, 제안한 CFB 방식은 기존의 1 차원 블록 방식보다 데이터 처리용량과 긴 암호화키를 가지는 강력한 광학적 페이지 암호화 시스템을 가능하게 한다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.36-44
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• 2007

본 논문은 Delay-Insensitive(DI) 지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용한 하이브리드 터너리 데이터 전송 방식을 제안하고, 이를 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 설계하였다. 제안된 하이브리드 터너리 데이터 전송 방식은 기존의 2 선식 전송 방식이나 1-of-4 전송 방식에 비해 데이터 전송선을 50% 줄일 수 있으며, 터너리 전송 방식과 비교하였을 때도 50%의 신호 천이 감소 결과를 보였다. 본 논문에서는 $0.18-{\mu}m$ CMOS 공정을 적용하여 래퍼를 설계하고 검증하였다. 하이브리드 터너리 전송 방식이 적용된 래퍼는 2 GHz 이상의 속도로 동작 하였으며 2 선식, 1-of-4, 그리고 터너리 전송 방식에 비해 각각 65%, 43%, 36%의 소비 전력이 줄어든 결과를 보였다. 제안된 전송 방식과 설계된 래퍼 회로는 비동기식 고속 및 저전력 인터페이스로 사용 가능하다.