• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.366-370
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• 2003

This paper introduces a new design and fabrication technology of 28 GHz low-cost up and down converter modules for digital microwave radios, The design of the converter module is based on unit circuit blocks, which are to be characterized using a special test fixture. Based on the cascade analysis of the module the 28 GHz up and down converter modules have been designed and implemented. The measured module performance agrees with the cascade analysis. New components such as a tapped edge-coupled filter and a new Ka-band waveguide-to-microstrip transition, which are less sensitive to fabrication tolerances, have been used in the module implementation.

• 한국컴퓨터정보학회논문지
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• 제17권2호
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• pp.113-118
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• 2012

본 연구에서는 IEEE 802.11 OFDM 수신기에 적용하기 위한 DDC(Digital Down Converter) 설계 방법에 대하여 연구하였다. 상용화 칩으로는 구현이 어려운 WiFi 응용서비스의 요구사항을 만족하기 위해서는 적절한 수신기 개발이 필요하다. OFDM 수신기에서 DDC는 AD 컨버터로부터 업 샘플링된 I/Q(Inphase/Quadrature) 신호를 수신하여 decimation을 위한 신호를 만들기 위해 CIC(Cascaded Integrator Comb) 필터블럭을 거쳐 다운 샘플링한 후 다시 이 신호를 보정하기 위한 FIR(Finite Impulse Response) 필터를 거쳐 출력하는 구조이다. 본 연구에서는 WLAN 규격에 적합한 DDC의 구조 및 설계방법 그리고 설계된 결과물의 시뮬레이션 결과에 대하여 분석하였다.

• ETRI Journal
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• 제29권4호
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• pp.463-469
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• 2007

A phase-locked loop (PLL) is described which is operable from 0.4 GHz to 1.2 GHz. The PLL has basically the same architecture as the conventional analog PLL except the locking information is stored as digital code. An analog-to-digital converter is embedded in the PLL, converting the analog loop filter output to digital code. Because the locking information is stored as digital code, the PLL can be turned off during power-down mode while avoiding long wake-up time. The PLL implemented in a 0.18 ${\mu}m$ CMOS process occupies 0.35 $mm^2$ active area. From a 1.8 V supply, it consumes 59 mW and 984 ${\mu}W$ during the normal and power-down modes, respectively. The measured rms jitter of the output clock is 16.8 ps at 1.2 GHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(4)
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• pp.127-130
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• 2000

This paper proposes a low-Power DDC(Digital Down Converters) architecture for IF(Intermediate frequency) signal processing. It is shown that concept of conventional interpolated FIR filters can be expanded to IIR filters for DDC applications. Also in the paper, power dissipations for the proposed architecture and conventional ones are estimated.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.1023-1026
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• 2005

본 논문에서는 SDR(Software Defined Radio) 시스템을 위한 Digital IF(Intermediate Frequency) Up/Down 변환기를 설계하고 성능을 평가하였다. 설계한 시스템은 AD 변환부, DA 변환부 및 Up-Down conversion 기능을 수행하는 FPGA로 구성된다. AD 변환부는 Analog Device 사의 AD6645를 사용하였으며, DA 변환부는 Analog Device 사의 AD9775를 사용하였다. Up-Down conversion 기능을 수행하는 FPGA부는 샘플된 IF 입력을 혼합기와 NCO에 의해 기저대역(DC)으로 다운 시키는 역할을 하며, 14bit의 기저대역(DC) 신호를 혼합기와 NCO에 의해 IF 출력으로 올려주는 역할을 한다. 이러한 설계는 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성 및 우수한 성능 향상을 보여준다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.35-40
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• 2005

본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.804-807
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• 2005

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가 하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF 주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 한국인터넷방송통신학회논문지
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• 제10권3호
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• pp.11-17
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• 2010

다중 규격, 다중 대역, 다중 서비스 시스템간의 유연한 인터페이스를 보장하기 위한 SDR(Software Defined Radio)기술의 구현을 위해서는 안정성 및 저전력, 저연산량의 DDC(Digital Down Conversion)기술이 필수적이다. DDC 기술은 디지털 채널 필터로 이루어진다. 이 때 일반적인 디지털 필터는 유한어장으로 인하여 오버플로우나 반올림 오차에 취약한 단점이 있다. 이에 본 논문에서는 이러한 단점을 보완하는 DDC 구조를 제안하였다. 그 방법으로 WDF(Wave Digital Filter)를 이용한 구조는 그 구조상 반올림 오차에 의한 잡음에 강하다. 따라서 필터계수의 단어길이가 짧을 경우 유용하게 사용된다. 또한 IIR기반의 필터이기 때문에 FIR기반의 필터보다 탭수가 줄어들므로 연산량이 줄어든다. 제안한 DDC구조에 사용된 CIC(Cascaded Integrator Comb) 필터, WDF, IFOP(Interpolated Fourth-Order Polynomials)에 대하여 분석하였으며, 모의실험을 통하여 결과를 확인하였다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1019-1024
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• 2007

본 논문에서는 무선 랜 시스템용 10비트 20MHz 파이프라인 아날로그-디지털 변환기 설계를 위해서 Verilog-A 언어를 사용하여서 모델링하였다. 변환기내 샘플 / 홀드 증폭기, 비교기, MDAC 및 오차 보정 회로 등의 구성회로들을 각각 모델링해서 모의실험 한 결과 HSPICE를 이용한 모의 실험 시간보다 1/50배로 단축되어서 시스템 모델링에 적합함을 확인하였다.

• 대한원격탐사학회:학술대회논문집
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• 대한원격탐사학회 2002년도 Proceedings of International Symposium on Remote Sensing
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• pp.587-592
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• 2002

A new digital correlator fur an airborne synthetic aperture radiometer was designed in order to replace the conventional analog correlator unit which will become very complicated while the number of channels is increasing. The digital correlator uses digital IQ demodulator instead of the intermediate frequency (IF) phase shifter to make the correlation processing performed digitally at base band instead of analogly at IF. This technique has been applied to the digital receiver in softradio. The down-converted IF signals from each pair of receiver channels become low rate base-band digital signals after under-sampled, Digitally Down-Converted (DDC), decimated and filtered by FIR filters. The digital signals are further processed by two digital multipliers (complex correlation), the products are integrated by the integrators and finally the outputs from the integrators compose of the real part and the imaginary part of a sample of the visibility function. This design is tested by comparing the results from digital correlators and that from analog correlators. They are agreed with each other very well. Due to the fact that the digital correlators are realized with the help of Analog-Digital Converter (ADC) chips and the FPGA technology, the realized volume, mass, power consumption and complexity turned out to be greatly reduced compared with that of the analog correlators. Simulations show that the resolution of ADC has an influence on the synthesized antenna patterns, but this can be neglected if more than 2bit is used.