• ETRI Journal
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• 제29권4호
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• pp.421-429
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• 2007

This paper presents a direct-conversion CMOS transceiver for fully digital DS-UWB systems. The transceiver includes all of the radio building blocks, such as a T/R switch, a low noise amplifier, an I/Q demodulator, a low pass filter, a variable gain amplifier as a receiver, the same receiver blocks as a transmitter including a phase-locked loop (PLL), and a voltage controlled oscillator (VCO). A single-ended-to-differential converter is implemented in the down-conversion mixer and a differential-to-single-ended converter is implemented in the driver amplifier stage. The chip is fabricated on a 9.0 $mm^2$ die using standard 0.18 ${\mu}m$ CMOS technology and a 64-pin MicroLead Frame package. Experimental results show the total current consumption is 143 mA including the PLL and VCO. The chip has a 3.5 dB receiver gain flatness at the 660 MHz bandwidth. These results indicate that the architecture and circuits are adaptable to the implementation of a wideband, low-power, and high-speed wireless personal area network.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
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• pp.44-48
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• 2001

In this paper we describe the design of symbol timing and carrier synchronization algorithms for burst receiver. The demodulator consists of digital down converter, matched filter and synchronization circuits. For symbol timing recovery we use modified Gardner algorithm. And we use decision directed method for carrier phase recovery. For the sake of performance analysis, we compare simulation results with the board implemented by FPGA which is APEX20KE series chip for Alter. The performance results show it works quite well up to the condition that a frequency offset equal to 0.1% of symbol rate.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.363-363
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• 2004

• 한국통신학회논문지
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• 제33권2B호
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• pp.59-68
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• 2008

국내에서는 디지털 방송을 활성화하기 위하여 2012년에 아날로그 방송을 중단키로 했다. 그리고 최근 인터넷망을 통한 IP(Internet Protocol)는 지상파, 위성, 케이블에 이어 디지털 방송을 위한 네 번째 미디어로 부각되며 통신과 방송의 중요한 매개체로 등장하고 있다. 그러나 현재 지상파, 위성, 케이블, 인터넷 등의 매체를 통한 디지털 방송을 서비스하고 이용하기에는 많은 어려움이 있다. 아날로그방식의 송수신 시스템을 모두 디지털방식으로 교체해야 하며 지상파, 위성, 케이블과 인터넷을 통한 미디어를 수용하기 위해서는 여러 대의 셋톱박스를 설치해야 한다. 뿐만 아니라 채널을 변경할 때 지연되는 시간에 관한 문제를 해결해야 하고 PVR(Personal Video Recorder), 네트워크CCTV 등 통신과 방송의 융합형 서비스를 지원해야 한다. IPMG변조기는 이러한 문제들을 해결해준다. 본 논문에서는 다양한 미디어를 통한 방송신호를 수신하고 변조하여 아날로그와 디지털 방송신호를 동시에 송출하고, 네트워크PVR 서비스를 제공하는 IPMG변조기를 구현한다. 그리고 성능을 분석한다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.403-411
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• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.45-46
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• 2007

In order to go digital broadcasting in Korea, it is conducted various policies in the country which be expanded network, be increased digital broadcasting hours. And broadcasting stations in the country close down analog broadcasting until 2012. Moreover IPTV is a method of delivering broadcast television and on-demand, rich media content that uses an IP(Internet protocol network) as the medium. And an IP is regarded as a very favorable approach for the future "Medium for Digital TV". However It is not easy to replace the entire digital infrastructure. And there are some problems in the digital infrastructure for Digital TV(i.e. channel zapping delay). Moreover user require service. IPMG is to solve these problems. IPMG is digital converter that allows receive and transmit signal by using many kinds of medium for Digital TV. Moreover IPMG provides users a Network PVR service. In this paper we developing, manufacturing IPMG and analyze its performance.

• 한국전자통신학회논문지
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• 제13권3호
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• pp.503-508
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• 2018

본 연구는 디지털위성중계기용 성능입증장치의 설계 및 구현에 대해 기술하였다. 성능입증장치(EGSE : Electrical Ground Support Equipment)는 디지털위성중계기를 평가하는 장비로 정밀하고 정확한 측정이 요구된다. 성능입증장치는 디지털위성중계기를 검증하기 위하여 위성버스를 모사한 PLDIU(Payload Distribution and Interface Unit)와 계측장비연동장치, SHF대역 상향주파수/하향주파수 변환장치, 모뎀 등으로 구성되어 있다. 성능입증장치는 디지털위성중계기를 제작 후 성능확인 및 열진공시험 등의 우주환경시험 시 활용하였다.

• 한국군사과학기술학회지
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• 제22권3호
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• pp.332-340
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• 2019

Electronic warfare systems are needed to be advantageous in the modern war. Many radar threat signals with various frequency spectrums and complicated techniques exist. For detecting the threats, a receiver with wide and narrow-band digital processing is needed. To process a wide-band searching mode, a polyphase filter bank has become the architecture of choice to efficiently detect threats. A polyphase N-path filter aligns the re-sampled time series in each path, and a discrete Fourier transform aligns phase and separates the sub-channel baseband aliases. Multiple threats and CW are detected or rejected when the signals are received in different sub-channels. And also, to process a narrow-band precision mode, a direct down converter is needed to reduce aliasing by using a decimation filter. These digital logics are designed in a FPGA. This paper shows how to design and develop a wide and narrow-band digital receiver that is capable to detect the threats.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.951-954
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• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1984-1987
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• 2002

This paper describes the design and implementation of a single-chip digitally synthesized 0-35MHz agile function generator. The chip comprises an integrated direct digital synthesizer (DDS) with a 10-bit on- chip digital-to-analog converter (DAC) using an n-well single-poly triple-metal 0.5-$\mu\textrm{m}$ CMOS technology. The main features of the chip include maximum clock frequency of 100 MHz at 3.3-V supply voltage, 32-bit frequency tuning word resolution, 12-bit phase tuning word resolution, and an on-chip 10-bit DAC. The chip provides sinusoidal, ramp, saw-tooth, and random waveforms with phase and frequency modulation, and power-down function. At 100-MHz clock frequency, the chip covers a bandwidth from dc to 35 MHz in 0.0233-Hz frequency steps with 190-ns frequency switching speed. The complete chip occupies 12-mm$^2$die area and dissipates 0.4 W at 100-MHz clock frequency.