• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.803-806
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• 2007

TRNG (True Random Number Generator)를 테스트 하는 방법은 PRNG (Pseudo Random Number Generator)나 산술연산기를 비롯한 결정적 (deterministic) 소자에 대한 테스트와는 많이 틀려서, 새로운 개념과 방법론이 제시되어야 한다. 하드웨어적으로 결정적인 소자들은 패턴을 사용한 테스트 (ATPG; automatic test pattern generation)에 의해 커버가 될 수 있지만, 순수 난수는 발생 결과의 아날로그적인 특성에 의하여 자동 패턴 생성 방식에 의해 소자를 테스트하기가 불가능하다. 본 논문에서는 하드웨어와 소프트웨어를 결합한 테스트 방식으로 테스트 패턴에 연속적인 패턴의 변화를 주면서 통계적으로 관찰하는 방식인 Diehard test라는 테스트 방식을 연구, 분석하고, 순수 난수의 테스트 시 고려해야 할 주안점을 제안한다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.610-618
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• 2003

테스터를 사용하는 테스트 방법이 매우 비싸고 동작속도에서의 테스트가 어려운 상황에서 BIST의 출현 은 이러한 난점을 해결하는 좋은 방법이다. 하지만, 이러한 BIST에도 해결해야 할 문제점들이 많다. 의사 무작위 테스트시 패턴 카운터와 비트 카운터의 역할이 단순히 카운팅만 하는데 한정되어 있으므로 이들 카운터를 패턴을 생성하는 역할에도 이용함으로써 BIST의 효율을 증대시키고자 한다. 새로운 BIST 구조는 LFSR이 아닌 카운터로 패턴을 생성하고 LFSR로 이의 동작을 무작위하게 또는 의도적으로 조정함으로써 다른 테스트 성능의 저하 없이 테스트 하드웨어를 축소하는 방법을 제안한다. 결정 테스트를 위한 하드웨어가 너무 크게 되는 단점을 해결하고자 본 논문에서의 실험은 실험결과에서 의사 무작위 테스트와 결정 테스트의 성능을 고장검출을, 테스트 시간과 하드웨어 관련 인자들로 표현한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1065-1068
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• 1998

This paper proposes a new test generation method. Most of the test generation methods are gate-level based, but our scheme is VHDL based, especially in other word, behavioral-level based. Our test pattern generation method uses software test method. And we generate deterministic test pattern with this method. The purpose of our method is to reduce the time and effort to generate the test patterns for the end-product test of IC.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.81-90
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• 2004

본 연구는 테스트 패턴 생성 알고리즘에서 결정 과정을 안내하는 데 이용되는 새로운 테스트 용이도 척도 계산법을 제안한다. 이 테스트 용이도 척도는 학습에 의해 얻어지는 회로의 구조적 정보를 이용한다. 제안된 테스트 용이도 척도는 오직 하나의 해결책이 존재할 경우 모순조건을 조기에 찾아내는 패턴을 유도하며, 반면에 다수의 해결책들이 존재할 경우 최소한의 모순이 발생토록 유도한다. 제안된 테스트 용이도 척도는 기존의 방법과 동일한 고장 검출율을 얻는 패턴을 얻는데 소요되는 CPU 시간을 상당히 감소시킨다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.81-88
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• 2002

본 논문에서는 패턴 집단 생성 방식을 사용한 새로운 내장형 자체 테스트를 위한 테스트 패턴 생성기를 제안하였다. 제안된 기술은 클럭당 테스트 환경에서 작은 하드웨어 크기를 가지면서 미리 계산된 결정 테스트 집합을 가진다. 테스트를 제어하기 위한 회로는 간단하여 자동적으로 합성된다. 새로운 패턴 생성기를 기존의 방법들과 비교한 결과를 ISCAS 벤치마크 회로를 가지고 검증하였다.

• 전자공학회논문지B
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• 제31B권6호
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• pp.63-70
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• 1994

In this paper, we propose a fault simulation method based on primary output in combinational circuit. In the deterministic test pattern generation, each test pattern is genterated incrementally. The test pattern is applied to the primary inputs of circuit under test to simulate faults. We detect the faults with respect to each primary output. The fault detection with resptect to each primary output is reflected by the corresponding bit in the detection words, and efficient fault detection for the reconvergent fan-out stem is achieved with dynamic fault propagation. As an experimental result of the fault simulation with our method for the several bench mark circuits, we illustrated the good performance showing that the number of gates to be activated is much reduced as compared with other method which is not based on primary output.

• Journal of Advanced Marine Engineering and Technology
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• 제22권5호
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• pp.687-692
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• 1998

Test pattern generation is one of most difficult problems encountered in automating the design of logic circuits. The goal is to obtain the highest fault coverage with the minimum number of test patterns for a given circuit and fault set. although there have been many deterministic algorithms and heuristics the problem is still highly complex and time-consuming. Therefore new approach-es are needed to augment the existing techniques. This paper considers the problem of test pattern improvement for combinational circuits as a restricted subproblem of the test pattern generation. The problem is to maximize the fault coverage with a fixed number of test patterns for a given cir-cuit and fault set. We propose a new approach by use of a genetic algorithm. In this approach the genetic algorithm evolves test patterns to improve their fault coverage. A fault simulation is used to compute the fault coverage of the test patterns Experimental results show that the genetic algorithm based approach can achieve higher fault coverages than traditional techniques for most combinational circuits. Another advantage of the approach is that the genetic algorithm needs no detailed knowledge of faulty circuits under test.

• 대한전자공학회논문지SD
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• 제40권7호
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• pp.526-531
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• 2003

최근 들어, 테스트 시간과 하드웨어의 축소를 위한 많은 내장형 자체 테스트 구조가 연구되고 있다. 대부분의 패턴 생성에 대한 내장형 자체 데스트 구조는 결정 패턴 생성을 위한 것이다. 본 논문에서는 테스트시간과 하드웨어 오버헤드를 줄일 수 있는 새로운 의사 임의 패턴 내장형 자체 테스트 기법을 제안한다 본문에서는 의사 임의 패턴 내장형 자체 테스트 기법의 하드웨어 오버헤드의 축소 가능성에 대한 이론을 간단한 예제와 함께 설명하고 실험 결과를 통해 기존의 방법에 비하여 제안하는 방식을 이용할 경우 하드웨어 오버헤드가 줄어드는 것을 알 수 있으며, 기존의 방법과 제안한 방법의 테스트 시간 비교를 보여 준다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.72-84
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• 2000

경로 지연 고장의 테스트 패턴은 두 개의 패턴을 가진 쌍패턴으로 이루어져 있다. 따라서 가중 무작위 패턴 생성 방법을 이용하여 지연 고장 테스트를 하기 위해서는 기존의 고착 고장을 위한 방법과는 다른 새로운 가중치 생성 방법이 적용되어야 한다. 결정론적 테스트 패턴을 이용하여 가중치를 계산할 때는 테스트 패턴의 집합을 패턴간의 해밍 거리가 너무 크지 않도록 분할하여 주는 것이 일반적이나 지연 고장 테스트에 있어서는 이 분할 방법이 너무 만은 가중치 집합을 생성하게 될 수도 있을 뿐만 아니라 부정확한 가중치를 계산하게 될 수도 있다. 따라서 본 논문에서는 결정론적 테스트 패턴의 분할 없이 가중치를 계산하여 고장 시뮬레이션을 생성하는 실험을 해 보았다. ISCAS 89 벤치마크 회로에 대한 실험 결과는 본 논문에서 제시한 경로 지연 고장을 위한 가중치 생성 방법의 효율성을 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.935-938
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• 1999

메모리 테스트는 Built-In Self Test(BIST)와 같이 메모리에 내장된 회로를 통하여 자체 점검하는 방법과 테스터를 통하여 생성된 패턴을 주입하는 방법이 있다. 테스트 패턴 생성방법으로는 각각의 고장모델에 대한 테스트 패턴을 deterministic하게 생성해주는 방법과 Pseudo Random Pattern Generator(PRPG)를 이용하여 생성하는 경우로 구분할 수 있다. 본 연구에서는 PRPG를 패턴 생성기로 사용하여 여러 가지 메모리의 결함을 대표한다고 볼 수 있는 Static 및 Dynamic Neighborhood Pattern Sensitive Fault(NPSF) 등 다양한 종류의 고장을 점검할 수 있도록 메모리 BIST를 구성하였다. 기존의 Linear Feedback Shift Register(LFSR)보다 본 연구에서 제안하는 Linear Hybrid Cellular Automata(LHCA)를 이용한 PRPG가 높고 안정된 고장 점검도를 나타내었다.