• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.41-45
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• 2013

Modern electronic devices such as tablets and smartphones are getting more powerful and efficient. The demand in feature sets, functionality and usability increase exponentially and this has posed a great challenge to the design of a power distribution network (PDN). Power rails merging is a popular option used today in a PDN design as numerous power rails are no longer feasible due to form factor limitation and cost constraint. In this paper, the criteria and limitations for power rails merging are discussed. Despite having all the advantages such as pin count reduction, decoupling capacitors sharing, lower impedance and cost saving, power rails merging can however, introduce coupling noise to the system. In view of this, a PDN design with power rails merging that fulfills design recommendations and specifications such as noise target, power well placement, voltage supply values as well as power supply quadrant assignment is extremely important.

• Journal of Power Electronics
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• 제12권5호
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• pp.739-747
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• 2012

This paper applies carrier phase shifted pulse-width modulation (CPS-PWM) to transformerless modular multilevel converters (MMC) to improve the output spectrum. Because the MMC topology is characterized by the double-star connection of six legs consisting of cascaded modular chopper cells with floating capacitors, the balance control of the DC-link capacitor voltage is essential for safe operation. This paper presents a leg-balancing control strategy to achieve DC-link voltage balance under all operating conditions. This strategy based on circulating current decoupling control focused on DC-link balancing between the upper and lower legs in each phase pair by considering the six legs as three independent phase-pairs. Experiments are implemented on a 100-V 3-kVA downscaled prototype. The experimental results show that the proposed leg-balancing control is both effective and practical.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1585-1586
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• 2006

This paper conducts a study on the way the PCB's parallel plates' performances are affected by the loading of low cap. elements such as low cap-decoupling capacitors in conjunction with other lumped element. The fields and impedance profiles are rigorously evaluated and analyzed on various cases loaded with the above components and their effects will be given to bring better PCB EMC schemes.

• Journal of Power Electronics
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• 제19권2호
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• pp.394-402
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• 2019

This paper proposes a single-phase non-isolated onboard battery charger (OBC) for electric vehicles (EVs) that only uses small film capacitors at the DC-link of the AC-DC converter. In the proposed charger, an isolated DC-DC converter for low-voltage batteries is used as an active power decoupling (APD) circuit to absorb the ripple power when a high-voltage (HV) battery is charged. As a result, the DC-link capacitance in the AC-DC converter of the HV charging circuit can be significantly reduced without requiring any additional devices. In addition, some of the components of the proposed circuit are shared in common for the different operating modes among the AC-DC converter, LV charging circuit and active power filter. Therefore, the cost and volume of the onboard battery charger can be reduced. The effectiveness of the proposed topology has been verified by the simulation and experimental results.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.15-22
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• 2004

이 논문은 PCB의 PDN(Power Distribution Network) 시스템을 고려한 채널 분석을 나타내었다. 설계자가 원하는 PDN 시스템을 설계하기 위하여, 전체 주파수 범위의 PDN이 요구하는 임피던스를 얻는 유용한 설계방법을 제안하였다. 제안된 방법은 주파수 영역과 관계된 계층적 배치 접관방식과 보트와 decoupling 커패시터 사이의 current 흐름의 간섭을 고려한 path-based equivalent 회로를 기본으로 하였다. 비록 빠르고 쉬운 계산을 위한 lumped model일지라도, 실험 결과는 제안된 모델이 numerical 분석처럼 거의 정확함을 보였다. PDN 시스텐의 분석은 패키지 인덕턴스가 파워 노이즈, 데이터 채널을 통한 신호 이동에 영향을 받는다는 것을 보여주고 있으나, 보드 PDN 또한 정확한 채널 신호를 위해 무시할 수 없다는 것을 보여준다. 따라서 설계자는 반드시 초고속 디지털 시스템의 첫 스팩 설계로부터 보드, 패키지, 칩 등을 동시에 디자인을 해야 한다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.9-15
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• 2006

이 논문은 코어와 I/O 회로가 포함된 PEEC(Partial Equivalent Electrical Circuit) PDN(Power Distribution Networks)의 임피던스 변화에 따른 칩의 성능 분석을 나타내었다. I/O 전원에 연결된 코어 전원 잡음이 I/O 스위칭에 어떠한 영향이 미치는지 시뮬레이션 결과를 통하여 보였다. 또한 직접 설계한 $7{\times}5$인치 DLL(Delay Locked Loop)시험 보드를 사용하여 칩의 동작 지점에 따른 전원 잡음의 효과를 분석하였다. $50{\sim}400MHz$에 주파수 대역에 따른 DLL의 지터를 측정하고 시뮬레이션 결과로 얻어진 임피던스 값과 비교하였다. PDN의 공진 피크가 100MHz 주파수에서 1옴보다 큰 임피던스를 갖기 때문에 DLL의 지터는 주파수가 100MHz 근처에서 증가함을 보여준다. 타겟 임피던스를 줄이기 위한 방법인 디커플링 커패시터에 따른 칩과 보드의 임피던스 변화를 보였다. 따라서 전원 공급망 설계는 디커플링 커패시터와 함께 코어 스위칭 전류와 I/O 스위칭 전류를 같이 고려해야 한다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.31-39
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• 2004

이 논문은 파워 잡음 특성이 칩(chip)의 코아 동작에 따라 DDR DRAM용 모듈(Module)과 패키지(package)의 종류의 영향을 받는 다는 것을 보여주고 있다. 이를 분석하기 위해 상용 TSOP-based DIMM 과 FBGA-based DIMM에서 FBGA와 TSOP 패키지형 DRAM 칩을 가지고 임피던스 모양과 파워 잡음을 분석하였다. 일반적인 상식과 달리, FBGA 패키지의 잡음 격리 특성이 TSOP 패키지의 잡음 격리 특성보다 전달되는 잡음에 더 약하고 민감하다는 것이 발견되었다. 또한 자체 및 전달 잡음 특성을 조절하는데 있어서는 모듈상의 디커풀링 커패시터(decoupling capacitors)들 위치가 패키지 자체의 리드선 인덕턴스(lead inductance)보다 더 중요하다는 것을 또한 시뮬레이션 결과들은 보여준다. 따라서 잡음 억제나 잡음 전달로부터 격리의 목표설정 값을 만족시키는 것은 패키지 형태 뿐 아니라 모듈 전체를 고려한 파워 분배 시스템의 설계를 통해서만 얻어질수 있다.

• 한국전자통신학회논문지
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• 제14권5호
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• pp.927-934
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• 2019

최근 모바일 기기는 사용자 요구에 따라 다양한 기능이 있는 소형 컴퓨터의 형태로 발전하였다. 모바일 기기의 다양한 기능을 구현하기 위해 실장되는 AP(: Application processor)와 무선통신용 모뎀 및 고성능 카메라 외 다양한 인터페이스를 위한 IC 들의 안정적인 동작을 위해서는 전원 공급 네트워크 설계에 주의가 필요하다. 본 논문에서는 실장 밀도 제한으로 인해 배선형으로 설계해야하는 모바일 기기의 전원 공급 네트워크의 안정성 확보를 위해 드라이버 IC 칩에서 요구하는 목표 임피던스를 만족하도록 디커플링 캐패시터의 위치, 용량, 개수 등의 설계 파라메터를 최적화하는 방법에 대해 분석하고 시뮬레이션을 통해 검증하였다. 본 논문을 통해 제안된 배선형 전원 공급 네트워크 설계 방법은 모바일 어플리케이션 외 고속신호 전송선로가 포함되는 다양한 응용분야에 확대 적용될 수 있을 것으로 판단된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.484-492
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• 2015

This paper proposes a PWM phase-shift circuit to make that the LED lighting system distributes the channel currents evenly for any number of LED strings by generating evenly phase-shifted PWM signals for multiple LED driver ICs. The evenly distributed channel currents reduce the peak current, the decoupling capacitor size, and EMI noise. The PWM phase-shift circuit makes an arbitrary degree of PWM phase-shift by using a resistor and a capacitor. It measures the RC delay once. It reduces the number of external resistors and capacitors by providing zero and 180 degree phase-shift modes requiring no resistor and capacitor. An LED driver IC with the PWM phase-shift circuit was fabricated with a $0.35{\mu}m$ BCDMOS process. The PWM phase-shift circuit receives a PWM signal of 50 Hz~20 kHz at $f_{CLK}=450kHz$ and it generates a $0{\sim}360^{\circ}$ phase-shifted PWM signal with $R=0{\sim}1.1M{\Omega}$ at C=1 nF and $f_{PWM}=1kHz$. The measured phase errors are 1.74~3.94% due to parasitic capacitances.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.75-79
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• 2013

A power distribution network (PDN) is a network that provides connection between the voltage source supply and the power/ground terminals of a microprocessor chip. It consists of a voltage regulator module, a printed circuit board, a package substrate, a microprocessor chip as well as decoupling capacitors. For power integrity analysis, the board and package layouts have to be transformed into an electrical network of resistor, inductor and capacitor components which may be expressed using the S-parameters models. This modeling process generally takes from several hours up to a few days for a complete board or package layout. When the board and package layouts change, they need to be re-extracted and the S-parameters models also need to be re-generated for power integrity assessment. This not only consumes a lot of resources such as time and manpower, the task of PDN modeling is also tedious and mundane. In this paper, a block-based PDN modeling is proposed. Here, the board or package layout is partitioned into sub-blocks and each of them is modeled independently. In the event of a change in power rails routing, only the affected sub-blocks will be reextracted and re-modeled. Simulation results show that the proposed block-based PDN modeling not only can save at least 75% of processing time but it can, at the same time, keep the modeling accuracy on par with the traditional PDN modeling methodology.