• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.136-139
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• 2003

A clock recovery circuit for a 40 Gb/s optical receiver has been designed and implemented. The clock recovery circuit consists of signal amplifiers, a nonlinear circuit with diodes, and a bandpass filter Before implementing the 40 Gb/s clock recovery circuit, a 10 Gb/s clock recovery circuit has been successfully implemented and tested. With the 40 Gb/s clock recovery circuit, when a 40 Gb/s NRZ signal of -10 dBm was applied to the input of the circuit, the 40 GHz clock was recovered with the -20 dBm output power after passing through the nonlinear circuit. The output signal from the nonlinear circuit passes through a narrow-band filter, and then amplified. The implemented clock recovery circuit is planned to be used for the input of a phase locked loop to further stabilize the recovered clock signal and to reduce the clock jitter.

• 한국전자파학회논문지
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• 제15권2호
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• pp.134-139
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• 2004

40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로를 제작하기에 앞서 10 Gb/s 클락 복원회로를 제작, 측정하였다. 40 Gb/s 클락 복원회로에 -10 dBm의 40 Gb/s NRZ 신호를 입력하였을 때, 비선형 회로를 통과한 후에 40 GHz의 클락이 출력 전력 -20 dBm으로 복원되었다. 비선형 회로를 통과하여 복원된 클락은 협대역 필터를 통과하고, 증폭되게 된다. 제작된 클락 복원회로는 클락의 지터를 감소시키고, 더욱 안정화 시키기 위하여 위상 동기 회로의 입력으로 사용되게 된다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.191-196
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• 2005

A low-cost, high-performance 40 Gb/s clock recovery module using a phase-locked loop(PLL) for a 40 Gb/s optical receiver has been designed and implemented. It consists of a clock recovery circuit, a RF mixer and frequency discriminator for phase/frequency detection, a DR-VCO, a phase shifter, and a hold circuit. The recovered 40 GHz clock is synchronized with a stable 10 GHz DR-VCO. The clock stability and jitter characteristics of the implemented PLL-based clock recovery module has shown to significantly improve the performance of the conventional open-loop type clock recovery module with DR filter. The measured peak-to-peak RMS jitter is about 230 fs. When input signal is dropped, the 40 GHz clock is generated continuously by hold circuit. The implemented clock recovery module can be used as a low-cost and high-performance receiver module for 40 Gb/s commercial optical network.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.81-85
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• 1999

DWMT VDSL system needs A/D converter clock, bit clock, symbol clock, frame clock, etc. DMT ADSL system utilizes a correlation method which makes use of cyclic prefix or preamble pattern for clock recovery. But the correlation method is difficult to apply to the DWMT system because modulated symbols are overlapped in the time domain. This paper proposes a novel clock recovery method which can be used for the DWMT system due to its inherent independence of the modulation method. This new method is verified by SPICE simulations.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.394-397
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• 2003

In this paper, we have proposed a clock recovery algorithm of OFDM/QPSK-DMR(Orthogonal Frequency Division Multiplexing/Quadrature Phase Shift Keying Modulation-Digital Microwave Radio)system using BL-PSF(Band Limited-Pulse Shaping Filter) and have analyzed the clock phase error variance performance of OFDM/QPSK and single carrier DMR systems. The existing OFDM/QPSK-DMR system using the windowing requires training sequence or CP(Cyclic Prefix) to synchronize a receiver clock frequency Because there is no training sequence or CP(Cyclic prefix) in our proposed DMR system, the proposed clock recovery algorithm is useful to the OFDM/QPSK-DMR system using BL-PSF, The simulation results confirm that the proposed clock recovery algorithm has the same clock phase error variance performance in a single carrier DMR system under AWGN(Additive White Gaussian Noise) environment.

• ETRI Journal
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• 제30권2호
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• pp.275-281
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• 2008

A 40 Gb/s clock and data recovery (CDR) module for a fiber-optic receiver with improved phase-locked loop (PLL) circuits has been successfully implemented. The PLL of the CDR module employs an improved D-type flip-flop frequency acquisition circuit, which helps to stabilize the CDR performance, to obtain faster frequency acquisition, and to reduce the time of recovering the lock state in the event of losing the lock state. The measured RMS jitter of the clock signal recovered from 40 Gb/s pseudo-random binary sequence ($2^{31}-1$) data by the improved PLL clock recovery module is 210 fs. The CDR module also integrates a 40 Gb/s D-FF decision circuit, demonstrating that it can produce clean retimed data using the recovered clock.

• 대한임베디드공학회논문지
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• 제12권4호
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• pp.239-246
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• 2017

Time synchronization between distributed embedded systems in the Real Time Locating System (RTLS) based on Time Difference of Arrival (TDOA) is one of the most important factors to consider in system design. Clock jitter error between each system causes many difficulties in maintaining such a time synchronization. In this paper, we implemented a system to synchronize clocks between FPGA based distributed embedded systems using the recovery clock of CDR (clock data recovery) used in high speed serial communication to solve the clock jitter error problem. It is experimentally confirmed that the cumulative time error that occurs when the synchronization is not performed through the synchronization logic using the CDR recovery clock can be completely eliminated.

• 융합신호처리학회논문지
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• 제6권2호
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• pp.95-99
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• 2005

본 논문은 DVB-RCS 규격과 폐루프 버스트 동기 제어 방식을 적용한 양방향 위성 멀티미디어 시스템의 망동기 기준클럭 복원을 위한 정밀한 복원방식을 제안한다. 이러한 시스템의 단말은 TDMA 리턴링크 통신을 위한 기준클럭을 MPEG-2 규격에 정의된 PCR (Program Clock Reference)을 중심국에서 방송하고 단말은 이를 복원하여 사용한다. PCR은 중심국에서 시스템 클럭 (27MHz $\pm$ 30ppm)을 주기적으로 샘플링 하여 각 단말로 방송하는데 단말에서 수신되는 PCR값은 위성을 포함한 전송경로에서 발생되는 가변적인 전달 지연시간 변동으로 인한 오차 때문에 일반적인 디지털 PLL(DPLL) 방식에 의해서는 복원된 기준클럭의 주파수와 중심국의 기준클럭 주파수간의 동기를 주어진 범위 이내로 정확하게 유지하기가 힘들다. 본 논문에서는 수신되는 PCR 패킷의 랜덤한 전달지연시간 번동으로 인해 발생되는 기준클럭의 복원오차를 줄일 수 있는 방식을 제시하고 시뮬레이션을 통하여 성능을 평가하였다. 제안한 방식은 일반적인 DPLL방식에 비해 기준클럭의 복원오차가 1/5로 현저하게 감소되는 성능을 보여 주었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권4호
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• pp.275-279
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• 2004

A new burst mode clock and data recovery circuit is realized that improves the previousldy-known gated-oscilletor technique with half rate clock recovery, The circuit was fabricated with 0.25um CMOS technology, and its functions were confirmed up to 1 Gbps.

• 한국전자파학회논문지
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• 제17권2호
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• pp.171-177
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• 2006

클락 유지 기능을 가지는 저가의 고성능 40 Gb/s 클락 복원기를 위상 고정 루프를 적용하여 설계 및 제작하였다. 클락 복원기는 클락 추출기, RF 믹서, 주파수 판별기, 위상 변환기, 클락 유지 회로로 구성되어 있다. 추출된 40 GHz 클락은 10 GHz 유전체 공진 발진기와 위상이 동기된다. 위상 고정 루프를 사용한 클락 복원기는 기존의 유전체 공진 필터를 사용한 개방형 클락 복원기에 비해 클락의 안정성과 지터 특성이 크게 향상되었다. 측정된 지터의 실효치는 230 fs였다. 또한 입력 신호가 끊어질 경우, 유지 회로에 의해 연속적인 클락 유지가 가능하였다.