• ETRI Journal
• /
• 제37권4호
• /
• pp.787-792
• /
• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• 한국산업정보학회논문지
• /
• 제18권5호
• /
• pp.9-14
• /
• 2013

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

• 전자공학회논문지SC
• /
• 제39권4호
• /
• pp.36-42
• /
• 2002

본 논문에서는 유한체 GF($P^m$)상에서 모든 항의 계수가 이 아닌 두 다항식의 승산 알고리즘을 제시하였다. 제시된 승산 알고리즘을 이용하여 모듈 구조의 병렬 입-출력 승산기를 구성하였다. 제시된 승산기는 $(m+1)^2$개의 동일한 셀로 구성되었으며, 각각의 셀은 1개의 mod(p) 가산 게이트와 1개의 mod(p) 승산 게이트로 구성되었다. 본 논문에서 제시된 승산기는 클럭이 필요하지 않고 m개의 mod(p) 가산 게이트 지연시간과 1개의 mod(p) 승산 게이트 소자 지연시간만을 필요로 한다. 또한, 제시된 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 VLSI 회로 실현에 적합할 것이다.

• 한국정보통신학회논문지
• /
• 제21권8호
• /
• pp.1471-1479
• /
• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.

• 한국항행학회논문지
• /
• 제7권2호
• /
• pp.141-148
• /
• 2003

본 논문에서는 미상 디지털 통신 신호의 심볼율을 검출하기 위한 기술들을 소개하고 그 성능을 비교해 본다. 심볼율은 delay and multiplier, square law 또는 Hilbert 변환을 이용한 방법 등의 회로를 통과한 신호의 전력스펙트럼 밀도에서 검출해 낼 수 있다. 이러한 회로들을 통과한 신호를 이산 푸리에 변환(discrete Fourier Transform) 한 결과에서 많은 스펙트럼 라인과 복수개의 피크(peak)가 검출되고 그 중 첫 번째 피크가 심볼율을 나타내는 주파수에 위치하게 된다. 만약 해당 심볼율이 아닌 다른 주파수상의 스펙트럼 라인의 값이 첫 번째 피크보다 크다면 심볼율은 잘못 검출될 것이다. 그러므로 첫 번째 피크의 값과 가장 큰 주변 스펙트럼 라인의 값의 비를 이용하여 심볼율 검출기의 성능을 비교하였다. MPSK 변조 방식에서는 -20dB 이하의 Es/N0에서는 delay and multiplier가 가장 우수한 성능을 보였고 -20dB 이상의 Es/N0에서는 Hilbert 변환 방식이 더 좋은 성능을 나타내었다. 또한 QAM 변조 방식에서 delay and multiplier 회로는 낮은 Es/N0에서는 심볼율을 검출할 수 없으며 square law 방식은 MPSK 변조 방식에서 보다 우수한 성능을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제43권3호
• /
• pp.40-47
• /
• 2006

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 곱셈의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 곱셈기를 제안한다. 제안된 유한체 곱셈기는 표준기저 방식을 사용하였으며 수학적 정리를 통해 보다 효율적인 알고리즘을 제안하고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 곱셈기 및 직렬 곱셈기, 시스톨릭 곱셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 곱셈기를 설계하였으며, 하이닉스 $0.35{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 정보보호학회논문지
• /
• 제13권3호
• /
• pp.27-34
• /
• 2003

요즘 암호시스템을 효율적으로 수행하는 하드웨어의 개발이 관심의 대상이 되고 있다. 암호시스템의 효율적인 수행은 연산기의 효율적인 연산이 뒷받침되어야 한다. 특히 유한체 GF(2$^n$)에서의 곱셈기는 여러 연산 중에서 효율성이 고려되어야 할 핵심적인 연산이다. 이 논문에서는 유한체에서의 곱셈기를 시간 복잡도(time complexity)와 하드웨어복잡도(size complexity) 사이의 교환(trade-off)을 고려하여 기존 곱셈기$^{［5］［12］}$의 하드웨어 복잡도인 #AND(AND gate 수)= $n^2$, #XOR(XOR gate 수) = $n^2$-1 보다 개선된 #AND = [n/2], #XOR = n([n/2+1])-$\delta$$_{n}$ (n이 짝수이면$\delta$$_{n}$ =1, n이 홀수이면 $\delta$n=0)이고 두 클럭 내에 결과를 얻을 수 있는 직렬-병렬 곱셈기를 제안한다. 우리는 기존의 논문에서 제안된 곱셈기와 구조를 달리하여 공간의 제약이 있는 하드웨어에 적합한 효율적인 연산기의 구현방안을 제시한다.

• 한국통신학회논문지
• /
• 제29권8C호
• /
• pp.1047-1054
• /
• 2004

본 논문에서는 AOP(All One Polynomial)에 의해 결정되는 유한체 GF(2$^{m}$ )상의 곱셈을 위한 두 가지 종류의 시스톨릭 어레이를 제안한다. 제안된 두 시스톨릭 어레이 모두 패러럴 입출력 구조를 가진다. 첫 번째 제안된 곱셈기는 O($m^2$)의 면적 복잡도와 O(1)의 시간 복잡도를 가진다. 다시 말하면, 이 곱셈기는 m(m+1)/2 개의 동일한 셀들로 이루어지며 초기 m/2+1 사이클 지연 후, 1 사이클마다 곱셈의 결과를 출력한다. 첫 번째 제안된 곱셈기를 기존의 AOP를 사용하는 병렬형 시스톨릭 곱셈기와 비교 분석한 결과 하드웨어 및 계산지연 시간에 있어 각각 12% 및 50%의 성능 개선을 보인다. 두 번째 제안된 시스톨릭 곱셈기는 암호응용을 위해 선형 어레이로 설계되었으며, O(m)의 면적 복잡도와 O(m)의 시간 복잡도를 가진다. 즉, m+1 개의 동일한 셀들로 이루어지며 m/2+1 사이클마다 곱셈의 결과를 출력한다. 두 번째 곱셈기를 기존의 선형 시스톨릭 곱셈기들과 비교 분석한 결과, 하드웨어, 계산지연 시간, 그리고 처리율에 있어 각각 43%, 83%, 그리고 50%의 성능 개선을 보인다. 또한 제안된 곱셈기들은 높은 규칙성과 모듈성을 가지기 때문에 VLSI 구현에 매우 적합하다. 따라서 GF(2$^{m}$ ) 응용을 위해, 본 연구에서 제안된 곱셈기들을 사용하면 최소의 하드웨어 사용으로 최대의 성능을 얻을 수 있다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.914-917
• /
• 1999

The paper describes a 17 $\times$ 17-b multiplier using the Radix-4 Booth’s algorithm. which is suitable for 32-bit RISC/DSP microprocessors. To minimize design area and achieve improved speed, a 2-stage pipeline structure is adopted to achieve high clock frequency. Each part of circuit is modeled and optimized at the transistor level, verification of functionality and timing is performed using HSPICE simulations. After modeling and validating the circuit at transistor level, we lay it out in a 0.35 ${\mu}{\textrm}{m}$ 1-poly 4-metal CMOS technology and perform LVS test to compare the layout with the schematic. The simulation results show that maximum frequency is 330MHz under worst operating conditions at 55$^{\circ}C$ , 3V, The post simulation after layout results shows 187MHz under worst case conditions. It contains 9, 115 transistors and the area of layout is 0.72mm by 0.97mm.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 ITC-CSCC -2
• /
• pp.711-714
• /
• 2000

In this paper, we propose a high-speed multiplier-free realization using ROM’s to store the results of coefficient scalings in Combination With higher signal rate and pipelined operations. We show that hardware multipliers are not needed. By varying some parameters, the proposed structure provides various combinations of hardware and clock speed (or through-put). An example is given comparing the proposed realization with the distributed arithmetic (DA) realization. Results show that With Proper Choices of the Parameters the proposed structure achieves a faster processing speed with less hardware, as compared to the DA realization.