• 정보처리학회논문지C
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• 제10C권7호
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• pp.879-884
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• 2003

일반적으로 웹 기반 시스템의 성능을 높이기 위하여 웹 캐시를 사용하며, 대체 기법은 웹 캐시의 성능에 큰 영향을 미친다. 웹 캐시를 위한 대체 기법은 메모리 영역의 대체 기법과는 다르게, 대체되는 단위가 웹 객체이다. 또한 웹 객체는 사용자 참조 특성의 편차가 매우 크다. 따라서 웹 캐시론 위한 대체 기법은 이러한 웹 객체의 특성을 충분히 반영할 수 있어야한다. 하지만 기존의 기법에서는 이러한 특성을 충분히 반영하고 있지 못하다. 본 연구의 주된 관점은 참조특성 분석, 객체적중률의 향상, 응답시간의 개선이다. 이를 위해 로그분석을 이용하여 웹 객체의 참조특성을 분석하고, 이 참조특성의 분석 결과를 기반으로 분할된 웹 캐시 대체 기법을 제안하고 실험하였다. 실험 결과에서는, 제안 기법이 기존의 기법에 대해 객체 적중률과 응답속도의 성능이 개선되었음을 확인할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.546-553
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• 2015

Recently, flash cache is widely adopted as the performance accelerator of legacy storage systems. Unlike other cache media, flash cache should be carefully managed as it has peculiar characteristics such as long write latency and limited P/E cycles. In particular, we make two prominent observations that can be utilized in managing flash cache. First, a serious worn-out problem happens when the working-set of a system is beyond the capacity of flash cache due to excessively frequent cache replacement. Second, more than 50% of data has no hit in flash cache as it is a second level cache. Based on these observations, we propose a cache admission control policy that does not cache data when it is first accessed, and inserts it into the cache only after its second access occurs within a certain time window. This allows the filtering of data disruptive to flash cache in terms of endurance and performance. With this policy, we prolong the lifetime of flash cache 2.3 times without any performance degradations.

• 한국컴퓨터정보학회논문지
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• 제25권3호
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• pp.11-17
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• 2020

본 논문은 캐시 시뮬레이션을 통해 각 교체 알고리즘의 캐시 히트(Cache Hit) 및 검색시간을 측정함으로써 캐시 교체 정책에 대한 실용적인 결과를 제시한다. 프로세서의 성능이 향상되면서 캐시 메모리 또한 성능을 향상하기 위한 많은 연구가 활발히 진행되고 있다. 캐시 메모리는 일반적으로 LRU(Least Recently Used) 교체방식을 사용하고 있으며 LRU 방식 이외에도 대표적으로 FIFO(First-In First-Out), LFU(Least Frequently Used) 및 Random 교체방식이 있다. 논문에서는 캐시 메모리 구조 및 교체 알고리즘을 소프트웨어로 구현하여 각 기법의 특징을 분석한다. 논문의 실험결과 LRU 알고리즘이 균등 분포에서 36.044%, 577.936ns, 편향 분포에서 45.636%, 504.692ns의 히트율(Hit ratio)과 검색시간을 보였으며, FIFO 알고리즘은 균등 분포에서 36.078%, 554.772ns, 편향 분포에서 45.662%, 489.574ns로 LRU와 유사한 성능을 보였다. Random 교체방식은 균등 분포에서 30.042%, 622.866ns, 편향 분포에서 36.36%, 553.878%로 가장 낮은 성능을 보였다. 이는 캐시 메모리에서 일반적으로 사용되는 LRU 교체방식이 타 교체 알고리즘보다 최선의 성능을 보이면서도 데이터의 참조 정보를 고려하는 합리적인 알고리즘임을 나타내는 것이다.

• 전기학회논문지
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• 제57권1호
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• pp.128-136
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• 2008

In this paper, we propose a new cache structure for effective error correction of soft error. We added check bit and SEEB(soft error evaluation block) to evaluate the status of cache line. The SEEB stores result of parity check into the two-bit shit register and set the check bit to '1' when parity check fails twice in the same cache line. In this case the line where parity check fails twice is treated as a vulnerable to soft error. When the data is filled into the cache, the new replacement algorithm is suggested that it can only use the valid block determined by SEEB. This structure prohibits the vulnerable line from being used and contributes to efficient use of cache by the reuse of line where parity check fails only once can be reused. We tried to minimize the side effect of the proposed cache and the experimental results, using SPEC2000 benchmark, showed 3% degradation in hit rate, 15% timing overhead because of parity logic and 2.7% area overhead. But it can be considered as trivial for SEEB because almost tolerant design inevitably adopt this parity method even if there are some overhead. And if only parity logic is used then it can have $5%{\sim}10%$ advantage than ECC logic. By using this proposed cache, the system will be protected from the threat of soft error in cache and the hit rate can be maintained to the level without soft error in the cache.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.80-90
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• 2016

Thanks to superior leakage energy efficiency compared to SRAM cells, STTRAM cells are considered as a promising alternative for a memory element in on-chip caches. However, the main disadvantage of STTRAM cells is high write energy and latency. In this paper, we propose a low-cost write filter (WF) cache which resides between the load/store queue and STTRAM-based L1 data cache. To maximize efficiency of the WF cache, the line allocation and access policies are optimized for reducing energy consumption of STTRAM-based L1 data cache. By efficiently filtering the write operations in the STTRAM-based L1 data cache, our proposed WF cache reduces energy consumption of the STTRAM-based L1 data cache by up to 43.0% compared to the case without the WF cache. In addition, thanks to the fast hit latency of the WF cache, it slightly improves performance by 0.2%.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2785-2792
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• 2011

프록시 시스템에서 지연, 혼잡, 간섭 등의 문제는 QoS(Quality of Service)를 떨어뜨릴 뿐만 아니라 또한 스트리밍 미디어 서비스의 응답성과 신뢰성을 떨어뜨린다. 본 논문에서는 이러한 문제를 해결하기 위하여 새로운 퍼지적합도 기반의 트랜스코딩 프록시 FRTP(Fuzzy Relevance-based Transcoding Proxy) 메커니즘을 제안한다. 제안된 FRTP메커니즘은 미디어 객체의 분할된 세그먼트 버전에 대한 퍼지 적합도를 분석하며, 분석된 퍼지 적합도에 따라 퍼지 적합도 트랜스코딩 그래프 FRTG(Fuzzy Relevance-based Transcoding Graph)를 생성한다. FRTG는 분할된 미디어 객체 세그먼트 버전들에 대한 트랜스코딩을 결정하게 되며, 결정된 트랜스코딩은 세그먼트 버전들 사이의 지연절약율 DSR(Delay Saving Ratios), 캐시 히트 정확률 CHPR(Cache Hit Precision Ratio), 그리고 캐시 히트 재현율 CHRR(Cache Hit Recall Ratio)을 향상시키게 된다. 제안된 기법의 성능을 알아보기 위하여 DSR, CHPR, 그리고 CHRR의 성능을 평가하였으며, 그 결과 제안된 기법이 비교 기법들에 비해서 DSR, CHPR, 그리고 CHRR의 성능이 향상됨을 알게 되었다.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.64-71
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• 2010

최근에는 프로세서의 고성능화에 따라 명령어 캐시와 데이타 캐시를 분리하는 구조의 설계가 일반적이다. 본 논문에서는 혼합 지연모델을 갖는 비동기식 명령어 캐쉬구조를 제안하며, 데이타 패스에는 지연무관인 회로모델을 적용하고 메모리 에는 번들지연모델을 도입하였다. 요소기술로는 명령어 캐시는 CPU, 프로그램 메모리와 4-상 핸드쉐이크(hand-shake) 프로토콜로 데이터를 전달하고, 8-K바이트, 4상 연관의 맵핑 구조를 가지며 Pseudo-LRU 엔트리 교체알고리즘을 채택하였다. 성능분석을 위하여 제안된 명령어 캐시를 게이트레벨로 합성하고 32비트 임베디드 프로세서와 연동하는 플랫폼을 구축하였다. 구축한 플랫폼에서 MI벤치마크 프로그램을 테스트하여 99%의 캐시히트율과 레이턴시가 68% 감소하는 결과를 얻었다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제30권7_8호
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• pp.780-791
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• 2003

낮은 대여폭을 갖는 이동 컴퓨팅 환경에서 캐슁은 요구 경쟁을 감소시킴으로서 응답시간을 향상시킬수 있는 유용한 방법이다. 전통적인 캐쉬 기반의 시스템에서는 히트율을 향상시키는 것이 일반적으로 빠른 응답시간을 위한 주요한 관심사중의 하나였다. 그렇지만, 이동 컴퓨팅 환경에서는 히트율 뿐만 아니라 미스 비용의 고려도 필요하다. 본 논문에서는 풀 기반의 데이타 분산 시스템에서 새로운 캐쉬 대체 전략을 제시하고 시뮬레이션을 통하여 성능을 평가한다. 제시한 전략은 인기도와 대기 시간을 함께 고려하여 인기도와 대기 시간을 곱한 값 중에서 가장 작은 값을 갖는 페이지를 대체 페이지로 선정한다.

• 한국컴퓨터정보학회논문지
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• 제22권7호
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• pp.1-7
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• 2017

As the capacity of NAND flash module increases, the amount of RAM increases for caching and maintaining the FTL mapping information. In order to reduce the amount of mapping information managed in the RAM, a demand-based address mapping method stores the entire mapping information in the flash and some valid mapping information in the form of cache in the RAM so that the RAM can be used efficiently. However, when cache miss occurs, it is necessary to read the mapping information recorded in the flash, so overhead occurs to translate the address. If the RAM space is not enough, the cache hit ratio decreases, resulting in greater overhead. In this paper, we propose a method using two tables called TPMT(Translation Page Mapping Table) and SMT(Segmented Translation Page Mapping Table) to utilize both temporal locality and spatial locality more efficiently. A performance evaluation shows that this method can improve the cache hit ratio by up to 30% and reduces the extra translation operations by up to 72%, compared to the TPM scheme.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제9권3호
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• pp.59-66
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• 2020

현재 네트워크의 트래픽 부하 급증과 같은 문제를 해결하기 위해 기존의 호스트 기반 네트워크와 완전히 다른 아키텍처를 가진 콘텐츠 중심네트워크(CCN)가 등장하였다. 네트워크 상 모든 라우터가 캐시 한다는 특징을 가진 CCN의 성능을 향상시키기 위해 캐시 교체 정책에 대한 연구가 매우 활발하다. 따라서 본 논문에서는 실제 네트워크 상황을 고려하여 요청되는 콘텐츠의 인기도가 끊임없이 변화하는 상황에 적합한 캐시 교체 정책을 제안한다. 제안하는 알고리즘의 성능을 평가하기 위해 콘텐츠의 인기도가 지속적으로 변화하는 환경에서 실험하였고, 적중률 비교와 서버 부하분석을 통해 기존의 교체정책보다 우수함을 확인하였다.