• 한국산학기술학회논문지
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• 제10권4호
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• pp.753-758
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• 2009

LVDS에 기반을 둔 초고속 저전력 직렬 인터페이스인 SMIA(Standard Mobile Imaging Architecture) CCP2(Compact Camera Port 2) 규격을 채택한 CMOS 이미지 센서들이 개발되면서, 기존의 CMOS 이미지 센서들과 직접 연결되었던 장비들이 사용할 수 없게 되고 있다 본 논문에서는 SMIA CCP2 규격의 직렬데이터 신호를 범용 10-비트 병렬 신호로 변환하는 시스템을 제안하고. 이의 구현 방안을 제시한다. 제안한 데이터 프로토콜 변환 시스템은 de-serializer 1개와 저가의 FPGA로 구성되어 소형 PCB로 구현되어, 장비와 이미지 센서 사이를 추가 공간 없이 용이하게 접속할 수 있다. 또한 SMIA CCP2 규격에서 제시된 최대 속도인 650Mbps의 속도로 데이터를 변환하는 것이 가능하기 때문에 범용 프로토콜 변환 시스템으로서의 활용성도 매우 높을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.15-26
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• 2005

본 논문에서는 효율적인 $GF(2^m)$ 멀티 세그먼트 곱셈 연산 구조를 제안하고 제안된 구조의 타원곡선 암호 프로세서 설계 응용을 연구한다. 제안된 멀티 세그먼트 곱셈 연산 구조는 유한체 크기 m에 비하여 아주 작은 워드 조합 곱셈기를 이용하여 부분곱을 계산하고 거의 모든 내부 버스는 워드 크기이며 m 비트 멀티플렉서와 m 비트 레지스터를 하나만 사용한다. 따라서 조합 곱셈기의 워드 크기 w를 줄이고 세그먼트 수 k를 크게 하여 전체 데이터패스 자원 사용량이 최소화할 수 있다. 제안된 곱셈기는 디지트 시리얼 곱셈기로 구현된 ECC 프로세서와 비교할 때 이론적으로 자원 효율성이 우수하다 암호 프로세서의 자원 사용량은 구현에 필요한 기본 하드웨어 요소 수뿐만 아니라 구성 요소들의 배치와 연결 상태에도 의존한다. 제안된 프로세서의 실질적인 자원사용량을 디지트 시리얼 곱셈기 기반 암호 프로세서와 비교하기 위하여 두 종류의 프로세서를 FPGA 상에 구현하였다. 실험 결과로 제안된 멀티 세그먼트 곱셈기 기반 EU 프로세서는 유사한 성능을 가지는 디지트 시리얼 곱셈기 기반 EU 프로세서보다 자원 사용면에서 2배 정도 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.61-70
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• 2004

뉴럴 네트워크는 동작 모드를 학습과 인지 과정으로 구분할 수 있다. 학습은 다양한 입력 패턴에 대하여 학습자가 원하는 결과값을 얻을 때까지 결합계수를 업데이트하는 과정이고, 인지는 학습을 통해 결정된 결합계수와 입력 패턴과의 연산을 수행하는 과정이다. 기존의 내적연산 프로세서는 처리 속도를 개선하고 하드웨어 복잡도를 줄이는 다양한 구조가 연구되었지만 뉴럴 네트워크의 학습과 인지모드에 대한 차별화된 구조는 없었다. 이를 위해, 본 논문에서는 재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조를 제안한다. 제안한 구조는 학습모드에서 기존의 비트-시리얼 내적연산 프로세서와 같이 동작을 하여, 비트-레벨의 타른 처리 및 하드웨어 구현에 적합하고 높은 수준의 파이프라인 적용이 가능하다는 장점을 가진다. 또한, 인지모드에서는 고정된 결합계수에 따라 연산을 수행할 활성화 유닛을 최소화시킴으로서 전력 소비를 줄일 수 있다. 시뮬레이션 결과 활성화 유닛은 결합계수에 의존적이기는 하지만 50% 내외까지 줄일 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1288-1298
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• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

• 전자공학회논문지CI
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• 제49권3호
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• pp.8-14
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• 2012

최근 3D TV나 영화, 증강현실과 같은 대용량 고화질의 영상 응용분야가 확산됨에 따라 빠른속도로 영상을 처리하는 것이 요구되고 있다. 여러개의 프로세서로 구성되어 병렬처리 성능을 극대화 시킬 수 있는 SIMD구조의 컴퓨터는 다양하고 많은 양의 데이터들을 처리하는 것을 가속화한다. 다중접근기억장치인 MAMS는 여러개의 PE와 고성능 SIMD 구조에 최적화된 시스템으로 MAMS는 메모리 모듈을 $M{\times}N$의 2-D array 개념을 적용하여 X, Y 좌표 및 임의의 간격으로 pq개의 데이터 각각에 수평, 수직, 대각선, 역대각선, 블록의 다양한 방식으로 충돌없이 접근하며, 이 메모리모듈(MM)의 개수 m은 pq 개수보다 큰 소수이다. MAMS-PP4는 4개의 PE와 5개의 MM로 구성되어 기존에 구현된 바 있다. 이 논문에서는 MAMS-PP4의 확장으로 16개의 PE와 17개의 MM으로 구성된 MAMS-PP16에 대한 영상처리 알고리즘의 구현과 그에 따른 성능평가에 대해 소개한다. MAMS-PP16의 인스트럭션 포맷은 64비트로 확장되어 새로 설계 되었으며 특정 어플리케이션의 추가와 새로운 인스트럭션이 포함되어 있다. 본 논문에서는 구현된 알고리즘이 수행될 수 있도록 MAMS-PP16의 시뮬레이터를 개발하였다. 이 시뮬레이터를 통해 구현된 영상처리 알고리즘을 수행함으로서 MAMS-PP16의 성능이 향상되었음을 확인하였다. 영상처리 알고리즘 중 피라미드 기법을 적용하여 수행한 결과, 캐시를 사용하는 Serial processor에서는 랜덤한 응답인 반면, 캐시를 사용하지 않는 MAMS-PP16에서 일정한 응답을 확인하였다.

• 전기전자학회논문지
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• 제19권3호
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• pp.342-348
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• 2015

광대역 통신 모뎀이나 초고해상도 비디오 코덱 등과 같이 높은 데이터율을 갖는 시스템을 하드웨어로 구현할 때에는 디지털 필터의 고속 구현이 필수적이다. 디지털 필터의 임계경로는 대부분 MAC (multiplication and accumulation) 연산 회로이므로 필터 계수의 0이 아닌 비트의 갯수가 희소하다면 하드웨어 비용이 적은 덧셈기로도 디지털 필터를 고속으로 구현할 수 있다. 압축센싱은 신호의 희소 표현이나 희소 신호의 복원에 우수한 성능을 보임이 최근 연구에서 보고되고 있다. 본 논문에서는 압축센싱에 기반한 디지털 FIR 필터의 CSD (canonic signed digit) 계수를 찾는 방법을 제안한다. 주어진 주파수 응답과의 오차를 최소하면서 탐욕적 방법으로 희소한 0이 아닌 부호자리수를 찾고 잘못 선택되었던 부호자리수는 제거하는 과정을 반복한다. 설계 예를 통해 제안된 방법으로 희소한 0이 아닌 CSD 계수의 FIR 필터를 설계할 수 있음을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.91-94
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• 2006

한국해양연구원에서 2005년 9월에 한국 연안 해역에서의 해양특성을 연구하기 위한 탐사 및 관측 조사를 위한 40톤급 연구선(장목호)를 신조하였으며, 본 논문에서는 장목호에 탑재되어 있는 종합정보통신망의 하드웨어 및 소프트웨어의 구현내용을 소개하고 있다. 장목호의 종합정보통신망이 가지고 있는 기가비트 기반의 네트워크 구축, 조사관측장비의 직렬 및 네트워크 신호연동, 조사관측장비의 데이터로깅 소프트웨어, 효율적인 조사작업을 지원하기 위한 HawkeyeII 소프트웨어, 실시간 항해 정보 Viewer 등의 기능을 기술하고, 시험조사선의 종합정보통신망 구축을 위한 방안에 대하여 제시하고자 한다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.107-116
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• 2009

QCA는 현재 초고집적 저전력 디지털 시스템 구현 기술의 왕좌를 차지하고 있는 CMOS의 자리를 상속받을 가장 장래성 있는 차세대 나노 전자 소자 중 하나이다. QCA 셀의 하드웨어 기본 동작은 이미 1990년대 후반에 실험을 통하여 증명되었다. 또한 회로를 설계할 수 있는 전용설계 도구와 시뮬레이터도 개발되었다. 그러나 기존의 QCA 설계 기술은 초대규모 설계에 대한 준비가 부족하다. 본 논문은 기존의 대규모 CMOS 설계에서 사용되었던 검증 방법들과 도구를 QCA 설계에서 그대로 활용할 수 있는 새로운 접근 방법을 제시한다. 첫째로 셀 배치를 미리 정의된 구조에서 벗어나지 않도록 엄격하게 제한함으로써 항상 일관성 있는 디지털 동작을 보장하는 설계 규칙을 제안한다. 다음, QCA 설계의 게이트 및 상호연결 구조를 인식한 후 다수결 게이트의 입력 경로 균형과 잡음 증폭 방지 등을 포함하는 신호 충실도 보장 조건을 검사한다. 마지막으로 디지털 논리를 추출하여 OpenAccess 공통 데이터베이스로 저장하면 이미 CMOS 설계에서 사용되고 있는 풍부한 검증 툴과 연결되어 그들을 사용할 수 있게 된다. 제안된 방식을 검증하기 위해 2-비트 가산기 및 비트-직렬 가산기, 그리고 ALU 비트 슬라이스를 설계하였다. 디지털 논리를 추출하여 Verilog 넷 리스트를 생성시킨 후 상업용 소프트웨어로 시뮬레이션 하였다.

• 한국정보처리학회논문지
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• 제3권5호
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• pp.1229-1239
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• 1996

TV 방송의 부가적인 정보 제공이 활발해지면서 그래픽 중첩 프로세서에 대한 요구가 증대되고 있다. 본 논문에서는 한국형 방송 프로그램 시스템 (Korea Broadcast Programming System: KBPS) 표준안을 만족시키는 KBPS 디코더 ASSP(Application Specific Standard Product)를 설계하고 제작하여 기능을 검증 한다. KBPS 디코더 ASSP는 8 비트 마이크 로프로세서 Z80을 내장하며 그래픽 중첩 제어기, KBPS 스케쥴 디코더, 메모리 제어기, 우선 순위 인터럽트 제어기, 미디 제어기, 적외선 리모콘 수신기, 비동기직렬 통신 제어기, 타이머, 버스 제어기, 범용 병렬 입출력 포트 및 직병렬 인터페이스로 구성한다. 설계한 칩은 0.8 미크론 CMOS 게이트 어레이로 제작하였으며, 약 31,500 게이트가 소요되었고, 14.318MHz 에서 정상 동작하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.