Digital Logic Extraction from QCA Designs

Quantum-dot Cellular Automata (QCA) is one of the most promising next generation nanoelectronic devices which will inherit the throne of CMOS which is the domineering implementation technology for large scale low power digital systems. In late 1990s, the basic operations of the QCA cell were already demonstrated on a hardware implementation. Also, design tools and simulators were developed. Nevertheless, its design technology is not quite ready for ultra large scale designs. This paper proposes a new approach which enables the QCA designs to inherit the verification methodologies and tools of CMOS designs, as well. First, a set of disciplinary rules strictly restrict the cell arrangement not to deviate from the predefined structures but to guarantee the deterministic digital behaviors is proposed. After the gate and interconnect structures of. the QCA design are identified, the signal integrity requirements including the input path balancing of majority gates, and the prevention of the noise amplification are checked. And then the digital logic is extracted and stored in the OpenAccess common engineering database which provides a connection to a large pool of CMOS design verification tools. Towards validating the proposed approach, we designed a 2-bit adder, a bit-serial adder, and an ALU bit-slice. For each design, the digital logic is extracted, translated into the Verilog net list, and then simulated using a commercial software.

QCA 설계에서 디지털 논리 자동 추출

QCA는 현재 초고집적 저전력 디지털 시스템 구현 기술의 왕좌를 차지하고 있는 CMOS의 자리를 상속받을 가장 장래성 있는 차세대 나노 전자 소자 중 하나이다. QCA 셀의 하드웨어 기본 동작은 이미 1990년대 후반에 실험을 통하여 증명되었다. 또한 회로를 설계할 수 있는 전용설계 도구와 시뮬레이터도 개발되었다. 그러나 기존의 QCA 설계 기술은 초대규모 설계에 대한 준비가 부족하다. 본 논문은 기존의 대규모 CMOS 설계에서 사용되었던 검증 방법들과 도구를 QCA 설계에서 그대로 활용할 수 있는 새로운 접근 방법을 제시한다. 첫째로 셀 배치를 미리 정의된 구조에서 벗어나지 않도록 엄격하게 제한함으로써 항상 일관성 있는 디지털 동작을 보장하는 설계 규칙을 제안한다. 다음, QCA 설계의 게이트 및 상호연결 구조를 인식한 후 다수결 게이트의 입력 경로 균형과 잡음 증폭 방지 등을 포함하는 신호 충실도 보장 조건을 검사한다. 마지막으로 디지털 논리를 추출하여 OpenAccess 공통 데이터베이스로 저장하면 이미 CMOS 설계에서 사용되고 있는 풍부한 검증 툴과 연결되어 그들을 사용할 수 있게 된다. 제안된 방식을 검증하기 위해 2-비트 가산기 및 비트-직렬 가산기, 그리고 ALU 비트 슬라이스를 설계하였다. 디지털 논리를 추출하여 Verilog 넷 리스트를 생성시킨 후 상업용 소프트웨어로 시뮬레이션 하였다.