• 대한전자공학회논문지SD
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• 제44권12호
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• pp.93-101
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• 2007

작은 면적과 저전력으로의 구현은 다양한 멀티미디어 하드웨어, 특히 모바일 환경에서 매우 중요한 요구사항이다. 본 논문은 작은 면적과 그에 따른 저전력을 목표로 H.264/AVC 인트라 예측기기 하드웨어 구조를 제안한다. 이미지 프레임을 예측하기 위해 하나의 연산기로 모든 모드 결정과 계산들이 순차적으로 수행기고 그들 중 최적의 값을 선택하는 방식이며, 그 결과로 다른 기존의 논문들 보다 더 작은 면적의 결과를 얻을 수 있었다. 제안된 구조는 Altera Excalibur device를 이용하여 검증되었고, 구현된 하드웨어 구조는 Synopsys Design Compiler와 Samsung STD130 0.18um CMOS Standard Cell Library를 이용하여 합성하였다. 합성결과 크기는 11.9k의 하드웨어 로직 게이트와 1078 byte의 내부 SRAM을 사용하고 최대 동작 주파수는 약 107MHz가 되었다. 제안한 구조는 하나의 QCIF($176\times144$ 화소) 영상 프레임을 처리하는데 879,617클록이 소요되며, 이는 QCIF 영상을 초당 121.5프레임으로 처리가 가능하며, 이는 하드웨어 기반의 실시간 H.264/AVC 부호화 시스템에 적합한 구조임을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.140-142
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• 2011

본 논문에서는 모바일 그래픽프로세용 특수목적 연산 회로를 설계하였다. 특수목적 연산회로(SFU)는 6개의 연산, 즉, $1/{\chi}$, $\frac{1}{{\sqrt{x}}$, $log_2x$, $2^x$, $sin(x)$, $cos(x)$를 지원한다. 특수목적 연산 회로는 높은 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 형식을 사용하는 2차 다항식 minimax 알고리즘을 사용하였으며, 높은 연산 성능을 위해 5-단 파이프라인 구조를 갖고 있다. 설계한 특수목적 연산회로 는 65nm 삼성 CMOS 표준셀 공정 조건에서 약 23,000개의 게이트로 구성되며, 약 400 Mhz의 동작 주파수를 가진다. 설계된 회로는 파이프라인 구조로 동작하므로 약 400 MOPS(Million Operations Per Second)의 연산 성능을 갖고 있어서, 고성능 3차원 그래픽 프로세서에 적용이 가능하다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.447-457
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• 2004

본 논문에서는 RSA 암호화 알고리즘을 지원하기 위한 암호화 프로세서의 구조를 제안한다. 본 논문의 RSA 암호화 프로세서는 빅 몽고메리 알고리즘(FIOS)을 기반으로 제안되였으며, 다양한 비트 길이(128∼2048 비트)를 지원한다. RSA 암호화 프로세서의 구조는 RSA 제어 신호 발생기, 빅 몽고메리 프로세서(가산기, 승산기)의 모듈로 구성된다. 빅 몽고메리 프로세서의 가산기와 승산기는 다양한 알고리즘을 이용하여 구현하였다. 내장형 시스템에 적합하게 설계하기 위하여 여러 가지 연산기를 합성한 결과 중에서 ARM 코프로세서와 연동할 수 있는 동작주파수를 갖는 연산기 중에서 가장 작은 연산기를 선택하였다. RSA 암호화 프로세서는 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었으며, C언어와 Cadence의 Verilog-XL을 이용하여 검증하였다. 검증된 모델은 하이닉스 0.25$\mu\textrm{m}$ CMOS standard cell 라이브러리를 이용하여 합성되었으며, 2.3V, 10$0^{\circ}C$ 최악 조건에서 동작한다. 본 논문에서 제안한 RSA 암호화 프로세서는 약 51MHz의 주파수에서 동작하며, 게이트 수는 nand2 게이트 기준으로 36,639 gates의 면적을 가진다.

• Progress in Superconductivity
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• 제8권2호
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• pp.181-185
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• 2007

For more than two decades Nb trilayer ($Nb/Al_2O_3/Nb$) process has been serving as the most stable fabrication process of the Josephson junction integrated circuits. Fast development of semiconductor fabrication technology has been possible with the recent advancement of the fabrication equipments. In this work, we took an advantage of advanced fabrication equipments in developing a superconducting Arithmetic Logic Unit (ALU) by using Nb trilayers. The ALU is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We used DC magnetron sputtering technique for metal depositions and RF sputtering technique for $SiO_2$ depositions. Various dry etching techniques were used to define the Josephson junction areas and film pattering processes. Our Nb films were stress free and showed the $T{_c}'s$ of about 9 K. To enhance the step coverage of Nb films we used reverse bias powered DC magnetron sputtering technique. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. Our 1-bit ALU operated correctly at up to 40 GHz clock frequency, and the 4-bit ALU operated at up to 5 GHz clock frequency.

• 전자공학회논문지
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• 제50권5호
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• pp.112-120
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• 2013

본 연구에서는 UHD($3840{\times}2160$)영상을 실시간 처리하는 고성능 H.264/AVC CAVLC 부호화기를 설계하였다. 연산처리 성능을 높이기 위해 통계값 탐색 과정과 코드워드 부호화 과정을 각각 1사이클에 처리하도록 설계하였다. 통계값 탐색과정을 1사이클에 처리하기 위해 16개 계수들의 '0' 또는 '0'이 아님을 표시하는 비트열을 만들어 산술 및 논리연산을 통해 통계값을 한 번에 구하였다. 그리고 코드워드 부호화 과정을 1사이클에 처리하기 위해 레벨의 코드워드 길이를 결정하는 계수들과 임계값들과의 비교 연산을 동시에 처리함으로써 코드워드 부호화 과정의 재귀적 연산을 제거하였다. 제안하는 H.264/AVC 병렬 CAVLC 부호화기는 통계값 탐색 단계과 코드워드 부호화 단계로 나뉘는 2단 파이프라인 구조로 고속 병렬 연산 회로를 구현하였으며, 산술 연산을 적용하여 코드워드 부호화 테이블을 회로의 크기를 줄이고자 하였다. 0.13um 공정에서 시뮬레이션한 결과, 게이트 수는 33.4Kgates이며, 최대동작주파수 100MHz에서 UD 영상을 초당 100프레임으로 실시간 처리가 가능하다.

• 정보처리학회논문지C
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• 제15C권2호
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• pp.133-140
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• 2008

본 논문에서는 $GF(2^{163})$타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 수정된 Loez-Dahab Montgomery 알고리즘을 채택하고, $GF(2^{163})$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 높은 처리율을 위해 Lopez-Dahab 방식에 기반한 규칙적인 주소화 방식의 병렬 타원곡선 좌표 덧셈 및 배 연산 알고리즘을 유도하고 $GF(2^{163})$상의 연산을 수행하는 두 개의 워드-레벨 산술 연산기(Arithmetic Unit: AU)를 설계한다. 제안된 타원곡선 암호 프로세서는 Xilinx사의 XC4VLX80 FPGA 디바이스에 구현되었으며, 24,263개의 슬라이스를 사용하고 최대 동작주파수는 143MHz이다. 제안된 구조를 Shu 등의 하드웨어 구현과 비교했을 때 하드웨어 복잡도는 약 2배 증가 하였지만 4.8배의 속도 향상을 보인다. 따라서 제안된 타원곡선 암호 프로세서는 네트워크 프로세서와 웹 서버등과 같은 높은 처리율을 요구하는 타원곡선 암호시스템에 적합하다.

• 한국멀티미디어학회논문지
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• 제6권7호
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• pp.1169-1177
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• 2003

블록화 현상이란 입력 영상에 대해 매우 낮은 비트율로 블록 기반 부호화 방식을 수행할 때 복원 영상에서 나타나는 블록 형태의 왜곡을 의미한다. 본 논문에서는 스플라인 곡선 생성 방식을 적용한 블록화 현상 감소 알고리즘에 대해 회로를 설계하고 구현하여 동작을 확인한다. 설계된 회로는 영상 데이터의 저장을 위한 메모리, 알고리즘 실행을 위한 산술/논리 연산회로, 제어 신호를 발생하는 제어 블록으로 구성된다. 산술/논리 연산회로는 처리될 화소와 블록 경계간의 거리에 따른 가중치 계산 회로와 블록 경계에서 유리 B 스플라인을 적용한 화소값 계산 회로로 이루어진다. 모의실험을 통해 본 논문에서 설계된 회로는 매우 우수한 블록화 현상 감소 기능을 갖는 것을 알 수 있다.

• Progress in Superconductivity
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• 제6권1호
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• pp.7-12
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• 2004

Due to the very fast switching speed of Josephson junctions, superconductive digital circuit has been a very good candidate fur future electronic devices. High-speed and Low-power microprocessor can be developed with Josephson junctions. As a part of an effort to develop superconductive microprocessor, we have designed an RSFQ 4-bit ALU (Arithmetic Logic Unit) in a pipelined structure. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in this work consisted of three DC current driven SFQ switches and a half-adder. We successfully tested the half adder cell at clock frequency up to 20 GHz. The switches were commutating output ports of the half adder to produce AND, OR, XOR, or ADD functions. For a high-speed test, we attached switches at the input ports to control the high-speed input data by low-frequency pattern generators. The output in this measurement was an eye-diagram. Using this setup, 1-bit block of ALU was successfully tested up to 40 GHz. An RSFQ 4-bit ALU was fabricated and tested. The circuit worked at 5 GHz. The circuit size of the 4-bit ALU was 3 mm ${\times}$ 1.5 mm, fitting in a 5 mm ${\times}$ 5 mm chip.

• 한국초전도ㆍ저온공학회논문지
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• 제7권1호
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• pp.9-12
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• 2005

We have constructed an RSFQ 4-bit Arithmetic Logic Unit (ALU) in a pipelined structure. An ALU is a core element of a computer processor that performs arithmetic and logic operation on the operands in computer instruction words. We have simulated the circuit by using Josephson circuit simulation tools. We used simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The RSFQ 1-bit block of ALU used in constructing the 4-bit ALU was consisted of three DC current driven SFQ switches and a half-adder. By commutating output ports of the half adder, we could produce AND, OR, XOR, or ADD functions. The circuit size of the 4-bit ALU when fabricated was 3 mm x 1.5 mm, fitting in a 5 mm x 5mm chip. The fabricated 4-bit ALU operated correctly at 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.307-310
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• 2001

디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.