• ETRI Journal
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• 제26권6호
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• pp.583-588
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• 2004

In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$. We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.

• 전기전자학회논문지
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• 제17권3호
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• pp.260-266
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• 2013

DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.17-24
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• 2004

본 논문에서는 비트라인간의 커플링 캐패시터에 의해서 발생하는 커플링 노이즈를 최소화 한 비트 라인구조를 제시하였다. DRAM의 비트 라인간에는 반드시 커플링 캐패시터가 존재한다. 서브마이크론 공정에서는 비트 라인간의 간격이 줄어듦으로써 비트 라인간의 커플링 캐패시터는 증가하게 되고 이 커플링 캐패시터에 의해서 크로스 토크잡음이 급격히 증가한다. 본 논문에서는 비트라인간의 크로스 토크잡음을 줄이기 위해 인접한 비트 라인에 사용하는 금속배선의 층을 서로 다르게 함으로써 비트라인간의 캐패시터를 줄인 새로운 비트 라인구조를 제안하고 검증한다.

• 센서학회지
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• 제23권5호
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• pp.349-355
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• 2014

In this paper, we developed a new method to transmit multiple visible light channels in time division mode using the AC power line frequency in order to prevent the crosstalk between adjacent optical signals. Synchronizing pulses are generated from the 220 V power line, and one pulse period is subdivided into several time slots for visible light channels. Each channel transmits data in a predefined time slot without interfering adjacent channels. In experiments, synchronizing pulses with a repetition rate of 240 Hz were generated from the 60 Hz power line, and three VLC channels with a bit rate of 9.6 kbps transmitted data independently using the time slots between synchronizing pulses. This configuration is very useful in constructing time division VLC networks for multiple sensors.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권2호
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• pp.125-131
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• 2001

When the program voltage is applied to a word line, a part of the boosted channel charge in inhibited bit lines is lost due to the coupling between the string select line (SSL) and the adjacent word line. This phenomenon causes the program disturbance in the cells connected to the inhibited bit lines. This program disturbance becomes more serious, as the word line pitch is decreased. To reduce the word line coupling, the rising edge of the word-line voltage waveform was changed from a pulse step into a ramp waveform with a controlled slope. The word-line ramping circuit was composed of a timer, a decoder, a 8 b D/A converter, a comparator, and a high voltage switch pump (HVSP). The ramping voltage was generated by using a stepping waveform. The rising time and the stepping number of the word-line voltage for programming were set to $\mutextrm{m}-$ and 8, respectively,. The ramping circuit was used in a 512Mb NAND flash memory fabricated with a $0.15-\mutextrm{m}$ CMOS technology, reducing the SSL coupling voltage from 1.4V into a value below 0.4V.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.55-58
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• 2000

This paper describes a single transistor type ferroelectric field effect transistor (1T FeFET) memory celt scheme which can select one unit memory cell and program/read it. To solve the selection problem of 1T FeEET memory cell array, the row direction common well is electrically isolated from different adjacent row direction column. So, we can control voltage of common well line. By applying bias voltage to Gate and Well, respectively, we can implant IT FeEET memory cell scheme which no interface problem and can bit operation. The results of HSPICE simulations showed the successful operations of the proposed cell scheme.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.402-409
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• 2013

An innovative application of voltage-contrast (VC) inspection allowed inline detection of NMOS leakage in dense SRAM cells is presented. Cell sizes of SRAM are continual to do the shrinkage with bit density promotion as semiconductor technology advanced, but the resulting challenges include not only development of smaller-scale devices, but also intra-devices isolation. The NMOS leakage caused by the underneath n+/P-well shorted to the adjacent PMOS/N-well was inspected by the proposed electron-beam (e-beam) scan in which VC images were compared during the in-line process step of post contact tungsten (W) CMP (Chemical Mechanical Planarization) instead of end-of-line electrical test, which has a long response time. A series of experiments based on the mechanism for improving the intra-well isolation was performed and verified by the inline VC inspection. An optimal process-integration condition involved to the tradeoff between the implant dosage and photo CD was carried out.

• 한국터널지하공간학회 논문집
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• 제5권2호
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• pp.135-146
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• 2003

본 논문에서는 교량 기초를 위한 널말뚝 압입과 RCD 말뚝 시공시에 발생하는 진동에 대한 기존 지하철 구조물의 안정성을 유한차분법에 의한 동적수치해석을 이용하여 고찰하였다. 먼저 진동에 의한 구조물의 안정성 평가 기준을 국내외 사례를 토대로 제안하고 바이브로 해머의 제원과 하중제안식을 바탕으로 수치해석을 수행하여 널말뚝 압입시 발생하는 최대입자속도를 산정하였다. 아울러 RCD 말뚝 시공시 비트진동에 의한 토체의 진동속도를 실측치와 경험식을 이용하여 산정하고 그 결과를 허용진동기준과 비교하였다. 진동하중 하에서 시간에 따라 터널 천단, 어깨부 및 측벽부에서의 응답과 구조물 부재의 축응력, 전단응력 및 최대 휨압축응력이력을 제안된 기준과 비교하여 터널의 안정성을 검토하였다.

• 한국정보전자통신기술학회논문지
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• 제8권6호
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• pp.460-469
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• 2015

본 연구는 IoT 기술을 이용한 의료기기에서 송수신되는 대량의 이진데이터의 디지털 변조 과정시 독특한 압축 알고리즘을 적용하여 보다 빠른 시간내에 데이터를 송수신하기 위한 연구이다. 이를 위해 이진데이터 스트리밍을 간단한 규칙에 따라 바이너리 클러스터라는 단위로 구분한 뒤, 각 바이너리 클러스터에 대해 1차 압축바이너리 클러스터를 생성하고 유형별로 추가적인 압축 연산을 통해 1 내지 2비트를 압축한 2차 압축 바이너리 클러스터를 생성한 뒤, 각각의 2차 압축 바이너리 클러스터를 맨체스터 라인코딩 방식으로 전송하였다. 특히 본 연구에서는 각각의 2차 압축바이너리 클러스터들의 구분을 위한 정보로서 휴지 전위를 2차 압축 바이너리 클러스터를 코딩한 맨체스터 코드 사이에 삽입 전송하는 방법을 제안하였다. 이를 통해, 2비트 압축된 바이너리 클러스터의 경우 휴지 전위를 위한 1 전송 단위 시간의 소요를 고려하더라도 추가적으로 1 전송 단위 시간의 시간적 이득을 얻게 됨으로써 전송 속도를 향상시킬 수 있을 것으로 기대되었다. 휴지 전위는 1개 전송 단위로서만 독립적으로 각각 분리된 압축바이너리 클러스터들의 연결에 사용하므로, 2개 전송단위 시간 이상의 연속된 휴지 전위는 존재하지 않게 되고, 맨체스터 코딩의 기본 규칙을 준수하므로 직류 성분도 존재하지 않게 된다. 특히 이미 정보이론 알고리즘을 이용한 압축된 이진 데이터에 대해서도 본 연구에서 제안한 압축전송 과정을 이용할 경우 전송 속도를 추가적으로 약 12.6% 향상 시킬 수 있음이 예측되었다.

• 한국통신학회논문지
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• 제22권6호
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• pp.1210-1230
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• 1997

본 논문에서는 기준신호를 나타내는 하나의 파일럿채널과 다수의 트래픽채널을 갖는 DS/CDMA용 송수신기구조를 제안한다. 파일럿채널은 데이타 변조가 되지 않은 순수 PN 부호성분을 전송하며 수신단에서 PN 동기 및 동기복조의 기준신호로 이용한다. 또한 이러한 구조는 순방향뿐만 아니라 역방향 링크에도 적용된다. 제안된 DS/CDMA 방식의 특징은 다음과 같다. 첫째, 트래픽채널의 확산 방식은 I-phase 및 Q-phase의 확산부호를 파일럿채널의 그것과 교차하게 배치한 interlaced quardrature-spreading(IQS) 구조를 갖는데 이는 기존의 확산방식에 비해 데이타 신호의 영교차율을 줄여 송신단 출력신호 레벨의 변화를 작게한다. 둘째, PN부호의 초기동기 및 동기초적시 임계값을 적응적으로 자동설정하며, 초기동기시 PN 부호를 한 칩씩 이동하게 하여, 기존의 방식에 비해 초기동기 시간을 절반으로 줄이게 했으며, 수신부에서 PN 부호 발생기를 하나만 사용하여 초기동기 및 동기추적이 되게했다. 또한 state machine을 이용하여 재동기 timing을 자동설정 하도록 설계했다. 셋째, 본 방식에서는 자동주파수조절(automatic frequency control: AFC)기능, 입력신호의 크기에 따라 능동적으로 유효한 출력 레벨을 조절하는 자동 레벨조절(automatic level control: ALC)기능, bit-error-rate(BER)을 자동계산하는 기능, 인접 채널과의 간섭을 최소화하기 위한 스펙트럼 성형기능 등을 도입하여 사용자 편의를 도모했다. 넷째, 데이타 전송속도를 16Kbps~1.024Mbps로 가변이 되게함으로써 다양한 응용에 대처할 수 있게 설계했다. 한편, 본 논문에서 제안한 DS/CDMA 모뎀구조는 다양한 simulation을 통하여, 알고리즘 검증 과정을 거쳤으며, 제안된 DS/CDMA 모뎀 구조는 VHDL을 이용하여 ASIC으로 구현하였다. DS/CDMA용 ASIC은 송신부 ASIC과 수신부 ASIC으로 나누어 개발 하였으며, 한개의 ASIC당 3개의 채널을 동시에 수용할 수 있으며, 다수의 ASIC을 사용하여 여러 채널의 다중접속이 가능하다. 제작완료된 ASIC은 기능시험을 완료했으며 실제 line-of-sight(LOS) 시스템 구현에 적용중이다.