• ETRI Journal
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• 제26권6호
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• pp.513-519
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• 2004

This paper presents a low power 16-bit adiabatic reduced instruction set computer (RISC) microprocessor with efficient charge recovery logic (ECRL) registers. The processor consists of registers, a control block, a register file, a program counter, and an arithmetic and logical unit (ALU). Adiabatic circuits based on ECRL are designed using a $0.35{\mu}m$ CMOS technology. An adiabatic latch based on ECRL is proposed for signal interfaces for the first time, and an efficient four-phase supply clock generator is designed to provide power for the adiabatic processor. A static CMOS processor with the same architecture is designed to compare the energy consumption of adiabatic and non-adiabatic microprocessors. Simulation results show that the power consumption of the adiabatic microprocessor is about 1/3 compared to that of the static CMOS microprocessor.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1563-1566
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• 2002

A 16-bit adiabatic datapath for micro-power RISC processor is designed. The datapath is composed of a 3-read and 1-write multi-port adiabatic register file and an arithmetic and logic unit. A four-phase clock generator is also designed to provide supply clocks fer adiabatic circuits and the driving capability control scheme is proposed. All the clock line charge on the capacitive interconnections is recovered to recycle energy. Adiabatic circuits are designed based on efficient charge recovery logic(ECRL) and are implemented using a 0.35 fm CMOS technology. Functional and energy simulation is carried out to show the feasibility of adiabatic datapath. Simulation results show that the power consumption of the adiabatic datapath including supply clock generator is reduced by a factor of 1.4∼1.5 compared to that of the conventional CMOS.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.194-198
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• 2003

A 16-bit adiabatic low-power Micro-processor core is designed. The processor consists of control block, multi-port register file and ALU. A simplified four-phase clock generator is designed to provide supply clocks for adiabatic processor. All the clock line charge on the capacitive interconnections is recovered to recycle the energy. Adiabatic circuits are designed based on ECRL(efficient charge recovery logic) and $0.35\mu\textrm$ CMOS technology is used. Simulation results show that the power consumption of the adiabatic Microprocessor core is reduced by a factor of 2.9~3.1 compared to that of conventional CMOS Microprocessor

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.179-182
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• 2000

Adiabatic dynamic CMOS logic circuits, which are called ADCL circuits, promise us to implement low power logic circuits. Since the power supply source for ADCL circuits had not been developed, we proposed a power supply circuit for them. It is shown experimentally that by using the power supply circuit ADCL circuits can work with lower power consumption than conventional static CMOS circuit. In this paper, the power supply circuit is improved so that the power consumption can be reduced. Also, it is shown by some experiments that by using the circuit, ADCL circuits can work with lower power consumption than before Improving.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.285-291
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• 2001

단열회로를 이용한 8-b×8-b 파이프라인 승산기와 4가지 위상을 가지는 전원클럭을 공급하기 위한 개선 된 구조의 전원클럭 발생기를 설계하였다. 전원클럭 신호선의 전하는 복원되어 에너지 소모를 줄인다. 단열회로는 ECRL 형태를 기본으로 하였으며 0.6㎛ CMOS 공정을 사용하여 설계하였다. 개선된 전원클럭 발생기는 기존회로보다 4∼11% 정도 효율이 높았다. 모의실험결과 제안하는 단열회로 승산기는 CMOS 승산기보다 2.6∼3.5배 정도의 에너지를 감소시켰다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.101-108
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• 2004

단열회로를 이용하여 16-bit ALU와 단열회로에 4가지 위상을 가지는 전원클럭을 공급하기 위한 전원클럭 발생기를 설계하였다. 4개의 전원클럭 신호선의 전하는 AC 형태의 전원클럭을 통해서 복원되어 에너지 소모를 줄인다. 구현에 사용한 단열회로는 ECRL(efficient charge recovery logic) 형태를 기본으로 하였으며 0.35㎛ CMOS 공정을 사용하여 설계하였고 3.3V 전원을 사용하였다. 회로설계 후 layout을 진행하였으며, layout 후 LPE(layout parasitic extraction)를 수행하여 이를 모의실험에 사용하였다. 모의실험결과 전원클럭 발생기를 포함한 단열회로를 이용한 ALU는 동일한 구조를 갖는 기존의 CMOS ALU보다 1.15～1.77배 정도의 에너지소모를 감소 시켰다.

• ETRI Journal
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• 제32권1호
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• pp.166-168
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• 2010

We investigate the possibility of using adiabatic logic as a countermeasure against differential power analysis (DPA) style attacks to make use of its energy efficiency. Like other dual-rail logics, adiabatic logic exhibits a current dependence on input data, which makes the system vulnerable to DPA. To resolve this issue, we propose a symmetric adiabatic logic in which the discharge paths are symmetric for data-independent parasitic capacitance, and the charges are shared between the output nodes and between the internal nodes, respectively, to prevent the circuit from depending on the previous input data.

• Advances in nano research
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• 제3권1호
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• pp.39-47
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• 2015

We study a device structure which can be used to generate pure valley current and valley polarized current using quantum adiabatic pumping. The design of the structure allows the flexibility of changing the structure from one for pure valley current generation to one for valley polarized current generation by changing the applied electric potentials through changing the symmetry of the structure. The device is useful for the development of valleytronic devices.

• 전자공학회논문지SC
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• 제40권6호
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• pp.31-38
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• 2003

단열회로를 이용한 16-bit 저전력 마이크로프로세서를 설계하였다. 본 논문에서 설계한 마이크로프로세서는 콘트롤 블록, 멀티포트 레지스터 파일, 프로그램 카운터 그리고 ALU로 구성되어 있다. 또한 저전력 단열 프로세서에 필요한 효율적인 4-phase 전원클럭 발생기도 설계하였다. 단열회로는 ECRL(Efficient Charge Recovery Logic)을 기반으로 설계되었고 0.35㎛ CMOS 공정을 이용하여 구현하였다. 단열프로세서와 일반적인 프로세서와 에너지를 비교하기 위해서 CMOS를 기반으로 한 프로세서를 설계하여 에너지 비교를 수행하였다. 시뮬레이션 결과 기존의 CMOS 프로세서보다 2.9∼3.1배의 에너지 감소효과를 보였다.

• 한국전자통신학회논문지
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• 제7권6호
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• pp.1301-1308
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• 2012

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.