• 전자공학회논문지
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• 제54권6호
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• pp.93-99
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• 2017

본 연구에서는 Xilinx의 Zynq SoC (system on chip)를 이용하여 초음파 신호의 TOF (Time of Flight)를 측정한다. TOF는 특정 거리를 이동하는 데 소요되는 RF (radio frequency) 기준 신호와 초음파 신호의 시간차이로 부터 계산되고, 공기중 초음파의 속도를 곱하여 초음파 이동거리를 알아낸다. 이를 위해 Zynq의 내장 ADC, FIR (finite impulse response) 필터, Kalman 필터로부터 초음파 펄스를 생성하고, RF 인터페이스로부터 RF 기준펄스를 생성한다. Kalman 필터와 RF 인터페이스는 baremetal 멀티프로세싱에 의해 Zynq의 듀얼 프로세서 코어에 c-코드로 프로그래밍하고 나머지 구성 요소들은 Zynq의 FPGA 내에 설계하여, HW/SW co-design을 구현한다. 이를 통해 HW design에 비해 Zynq 자원의 가용률을 낮추고, 설계 시간을 대폭 줄일 수 있었다. 설계 툴로 Vivado IDE (integrated design environment)를 이용하여, 전체 신호처리 시스템을 계층적 블록 다이어그램의 형태로 설계하였다.

• 전기학회논문지
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• 제66권8호
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• pp.1250-1256
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• 2017

In this research, a high-performance ultrasonic positioning system is proposed to track the positions of an indoor mobile object. Composed of an ultrasonic sender (mobile object) and a receiver (anchor), the system employs three ultrasonic time-off-flights (TOFs) and trilateration to estimate the positions of the object with an accuracy of sub-centimeter. On the other hand, because ultrasonic waves are interfered by temperature, wind and various obstacles obstructing the propagation while propagating in air, ultrasonic pulse debounce technique and Kalman filter were applied to TOF and position calculation, respectively, to compensate for the interference and to obtain more accurate moving object position. To perform tasks in real time, ultrasonic signals are processed full-digitally with a Zynq SoC, and as a software design tool, Vivado IDE(integrated design environment) is used to design the whole signal processing system in hierarchical block diagrams. And, a hardware/software co-design is implemented, where the digital circuit portion is designed in the Zynq's fpga and the software portion is c-coded in the Zynq's processors by using the baremetal multiprocessing scheme in which the c-codes are distributed to dual-core processors, cpu0 and cpu1. To verify the usefulness of the proposed system, experiments were performed and the results were analyzed, and it was confirmed that the moving object could be tracked with accuracy of sub-cm.

• 전자공학회논문지
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• 제51권8호
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• pp.148-155
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• 2014

본 연구에서는 Xilinx의 Zynq SoC(system on chip)를 이용하여 초음파신호의 포락선을 검출하기 위한 신호처리 시스템을 설계하였다. 설계 툴로 Vivado IDE(integrated design environment)를 이용하여, 초음파 신호처리를 위한 전체 과정을 계층적 블록의 형태로 설계하였다. 제안된 시스템은 Zynq-7010의 내장 ADC, FIR(finite impulse response) 밴드패스 필터, 절대값 계산모듈, FIR 로우패스 필터 및 Kalman 필터 등으로 구성되며, 최종 단으로서 FIR 로우패스 필터를 사용하는 HW design 방식과 Kalman 필터를 사용하는 HW/SW co-design 방식에 대해 성능과 유효성을 비교하였다. 비교결과, 포락선 검출 성능에 있어서는 두 방식이 서로 유사한 특성을 갖지만, 시스템 개발에 소요되는 시간 측면에서는 HW/SW co-design 방식이 HW design 방식에 비해 훨씬 더 효율적임이 확인되었다.

• 전기전자학회논문지
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• 제23권3호
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• pp.925-933
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• 2019

본 논문에서는 Zynq Soc Platform의 부분 재구성 기능을 사용하여 영상 압축으로 생성된 blocking artifacts를 제거하는 후처리 시스템을 설계한다. 높은 연산량을 제공하고 실시간으로 1080p 영상을 처리하도록 부분 재구성이 가능한 FPGA(Field Programmable Gate Array) 영역에 디블로킹 필터를 구현한다. 또한 부분적으로 재구성 가능한 영역을 활용하여 제한된 환경의 임베디드 시스템에서 하드웨어 리소스를 보다 효율적으로 사용할 수 있다. 제안된 시스템의 실험결과는 디블로킹 필터처리 후 약 0.6dB의 PSNR 향상을 보여준다. Zynq SoC에서 구현된 필터가 동작할 때 68.33mW의 전력을 소모한다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 대한임베디드공학회논문지
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• 제13권1호
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• pp.17-24
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• 2018

Military camera equipment has a problem that observability is inferior due to various shaking factors. In this paper, we propose an image stabilization algorithm considering performance and execution time to solve this problem and implemented it in Zynq SoC. We stabilized both the simple shaking in the fixed observation position and the sudden shaking in the moving observation position. The feature of the input image is extracted by the Sobel edge algorithm, the subblock with the large edge data is selected, and the motion vector, which is the compensation reference, is calculated through template matching using the 3-step search algorithm of the region of interest. In addition, the proposed algorithm can distinguish the shaking caused by the simple shaking and the movement by using the Kalman filter, and the stabilized image can be obtained by minimizing the loss of image information. To demonstrate the effectiveness of the proposed algorithm, experiments on various images were performed. In comparison, PSNR is improved in the range of 2.6725~3.1629 (dB) and image loss is reduced from 41% to 15%. On the other hand, we implemented the hardware-software integrated design using HLS of Xilinx SDSoC tool and confirmed that it operates at 32 fps on the Zynq board, and realized SoC that operates with real-time processing.

• 한국항행학회논문지
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• 제19권5호
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• pp.423-432
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• 2015

본 논문은 IMA (integrated modular avionics) 기반의 공통기능 모듈의 5대 구성 요소 중의 하나인 네트워크 유닛을 구성하는 데 필요한 FC-NIC (fibre channel network interface card)의 설계 제작 및 성능 평가 결과를 나타내고자 한다. 특히 호스트 부하 경감을 위해 zynq SoC (system on chip)를 사용하여 FC-NIC을 구현하였다. 호스트는 송신하고자 하는 메시지 또는 데이터에 대하여 FC 수신자 주소, 호스트 메모리 위치와 크기만을 FC-NIC으로 전달하면 FC-NIC은 DMA (direct memory access)를 통하여 호스트 메모리를 읽는다. FC 상위 프로토콜과 시퀀스 및 인코딩 디코딩은 FC-NIC의 zynq SoC내의 로컬 프로세서와 프로그램어블 로직이 감당하게 되므로 호스트는 외부 통신에 대한 부하를 해소할 수 있다. 설계 및 제작된 FC-NIC은 2.125 Gbps 전송 속도에서 평균 5.47 us의 낮은 end-to-end 레이턴시 특성을 보였으며, IMA기반의 항공 전자 장비의 네트워크로 사용하는 데 적합함을 알 수 있다.

• 한국전자통신학회논문지
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• 제8권11호
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• pp.1707-1712
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• 2013

본 논문에서는 기존의 DSP, MCU, FPGA 기반의 모션 제어기들의 구조적인 문제점을 개선하기 위하여 최신 All Programmable SoC 인 Zynq EPP를 이용한 FPGA + 임베디드 프로세서 기반의 모터 제어기에 대한 하드웨어를 구현하였다. 구현한 모터 제어기는 FPGA와 임베디드 프로세서의 장점을 융합한 제어기로서 고속의 모터 제어용 신호처리 부분은 FPGA 기반의 모터 제어기가 수행한다. 복잡한 소수연산 등의 알고리즘 처리가 요구되는 모션 프로파일 및 기구학 계산 등은 듀얼 코어 기반의 임베디드 프로세서에서 처리하여 하나의 칩에서 분산처리 효과를 실현할 수 있는 구조적인 장점을 가진다. 또한 FPGA 상에 구현된 모터 제어 IP 코어의 추가를 통하여 손쉬운 다축 모터 제어기로의 구성이 가능한 장점도 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.63-65
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• 2021

보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권1호
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• pp.55-62
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• 2016

In this paper, we propose a hybrid multi.system-on-chip (H-MSoC) architecture that provides a high-flexibility system in a rapid development time. The H-MSoC approach provides a flexible system-on-chip (SoC) architecture that is easy to configure for physical- and application-layer development. The physical- and application-layer aspects are dynamically designed and modified; hence, it is important to consider a design methodology that supports rapid SoC development. Physical layer development refers to intellectual property cores or other modular hardware (HW) development, while application layer development refers to user interface or application software (SW) development. H-MSoC is built from multi-SoC architectures in which each SoC is localized and specified based on its development focus, either physical or application (hybrid). Physical HW development SoC is referred to as physical-SoC (Phy-SoC) and application SW development SoC is referred to as application-SoC (App-SoC). Phy-SoC and App-SoC are connected to each other via Ethernet. Ethernet was chosen because of its flexibility, high speed, and easy configuration. For prototyping, we used a LEON3 SoC as the Phy-SoC and a ZYNQ-7000 SoC as the App-SoC. The proposed design was proven in real-time tests and achieved good performance.