• 한국산학기술학회논문지
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• 제16권12호
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• pp.8643-8648
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• 2015

본 논문은 Ka대역 위성통신 탑재체의 하향링크대역인 주파수 19.5 GHz ~ 22 GHz대역에서 사용가능한 8W급 전력증폭기를 3단으로 설계 및 제작하여 특성 평가한 과정을 기술하였다. 제작된 전력증폭기 GaN MMIC는 3단으로 구성된 HEMT(High Electron Mobility Transistor)들로 이루어 졌으며 증폭기의 첫 번째단 게이트 폭은 $8{\times}50{\times}2um$, 두 번째단 게이트폭은 $8{\times}50{\times}4um$, 마지막단인 출력단의 게이트 폭은 $8{\times}50{\times}8um$의 구조로 이루어 졌다. 0.15 um GaN 공정으로 제작된 전력 증폭기 MMIC의 사이즈는 $3,400{\times}3,200um^2$ 이고 주파수 19.5 GHz ~ 22 GHz대역에서 입력 전압 20 V 일 때, 소신호 및 대신호 측정 결과 소신호 이득 29.6 dB 이상, 입력정합 최소 -8.2 dB, 출력정합 -9.7 dB, 최소 39.1 dBm의 출력전력, 최소 25.3%의 전력 부가 효율을 나타내었다. 따라서 설계 및 제작된 전력증폭기 MMIC는 Ka대역 위성통신 탑재체의 하향링크에 사용이 가능할 것으로 판단된다.

• 한국항공우주학회지
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• 제41권11호
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• pp.891-899
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• 2013

본 논문에서는 전투기 주구조물에 적용할 수 있는 안테나 내장 스킨구조(CLAS)의 새로운 시험평가 절차를 제시하였다. 대수 주기 패치형 안테나를 통신항법용 다중대역 안테나로 설계하였다. 탄소/유리 섬유 강화 적층 복합재(CFRP/GFRP)를 공력하중을 지지하기 위한 구조로 사용하고 안테나 성능 향상을 위해 하니컴 층을 적층하였다. 여러 재질로 구성된 다층구조의 안테나 내장 스킨구조를 고온의 오븐에서 경화하였다. 내장된 안테나의 이득, 전압 정재파비, 방사패턴을 0.15GHz~2GHz 주파수 범위에서 무반향 챔버시설을 이용하여 측정하였다. 안테나 내장 스킨구조의 구조강도를 평가하기 위하여 인장, 전단, 피로, 충격 하중을 부가하는 구조시험을 수행하였다. 각각의 구조시험 후에 안테나 성능시험을 수행하여 초기 값과 비교하므로써 구조시험이 안테나에 미치는 영향을 확인하였다. 새로 개발한 안테나 내장 스킨구조 시험평가 절차를 통신항법용 CLAS에 적용하여 설계개선이 필요한 점을 발견하였다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.14-21
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• 2011

본 논문에서는 LTE-Advanced, Software defined radio(SRD)등 4G 이동통신 핵심기술에 응용 가능한 10b 500MS/s $0.13{\mu}m$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 AD는 저전력 특성을 만족하기 위해 특별한 보정기법을 포함하지 않는 단일 채널 형태로 설계되었으며, 500MS/s의 고속 변환속도를 만족하기 위해 폴딩 신호처리 기법을 사용하였다. 또한 하위 7b ADC의 높은 folding rate(FR)을 극복하기 위해 cascaded 형태의 폴딩 인터폴레이팅 기법을 적용하였으며, 폴딩 버스에서 발생하는 기생 커패시턴스에 의한 주파수 제한 및 전압이득 감소를 최소화하기 위해 folded cascode 출력단을 갖는 폴딩 증폭기를 설계하였다. 제안하는 ADC는 $0.13{\mu}m$ lP6M CMOS 공정으로 설계되었으며 유효면적은 $1.5mm^2$이다. 시제품 ADC의 INL, DNL은 10b 해상도에서 각각 2.95LSB, 1.24LSB 수준으로 측정되었으며, 입력주파수 9.27MHz, 500MHz의 변환속도에서 SNDR은 54.8dB, SFDR은 63.4dBc의 특성을 보인다. 1.2V(1.5V)의 전원전압에서 주변회로를 포함한 전체 ADC의 전력소모는 150mW ($300{\mu}W/MS/s$)이다.

• 한국전자파학회논문지
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• 제24권5호
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• pp.492-501
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• 2013

본 논문에서는 S-밴드에서 하나의 급전 회로로 4개의 편파(수직 편파, 수평 편파, 좌선회 편파, 우선회 편파)를 선택적으로 사용할 수 있는 다중 편파 재구성 마이크로스트립 안테나를 제안하였다. 제안된 안테나는 십자 슬롯과 원형 슬롯을 포함하는 정사각형 형태의 마이크로스트립 패치와 4개의 PIN 다이오드로 구성되어 있으며, 커플링을 통한 급전 방식을 이용한다. 각각의 PIN 다이오드에는 직류 전압을 인가하기 위한 바이어스 단이 있으며, 직류 전압의 인가에 따른 다이오드 ON / OFF 동작으로 편파를 재구성할 수 있다. 제작된 안테나는 수직 편파(3.17~3.21 GHz), 수평 편파(3.16~3.20 GHz), 좌선회 편파(3.08~3.19 GHz), 우선회 편파(3.10~3.20 GHz)에서 VSWR 2:1을 만족하며, 선형 편파에서는 20 dB 이상의 교차 편파 및 5 dBi 이상의 이득 특성을 갖고, 원형편파에서는 50 MHz 이상의 3 dB 축비 특성을 나타낸다.

• 한국산학기술학회논문지
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• 제10권12호
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• pp.3587-3593
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• 2009

최근 태양광 시스템에서는 기존의 태양광 시스템을 계통과 전원으로 상호 접속하는 것에 대한 연구에 관심이 모아지고 있다. 단상, 삼상 시스템에 관계없이 태양광 시스템에서 태양광 인버터는 계통연계 동작에 중요한 역할을 하기 때문에 전체 시스템에서 핵심요소로 고려된다. 태양광 인버터를 제어하기 위해서는 부하 전류 조절이 핵심요소 중 하나이다. 일반적으로 태양광 인버터에서 이용되는 PI 제어기는 정상상태 오차와 왜란에 취약하다는 단점을 가지고 있기 때문에 실제 시스템에 완벽하게 적용하기에는 무리가 있다. 특히, 이는 고주파영역에서의 PI와 PR 제어기의 성능을 비교해보면 알 수 있다. 이 논문에서 제시된 PR 제어기는 무한 이득을 교류 기본파 성분에 넣을 수 있기 때문에 PR 제어기는 회전좌표계의 PI 제어기에서 사용되는 디커플링 기법과 복잡한 변환 없이 제로 정상상태오차에 도달할 수 있다. 그렇기 때문에 이 논문에서는 PI 제어기를 대체하는 이론적 분석을 통해 PR 제어기를 설계하였다. 논문에 제시되어 있는 이론을 바탕으로 한 PR 제어기를 고정 소수점 연산방식의 32비트 마이크로컨트롤러 DSP320F2812를 기반으로 한 3kW 프로토타입 태양광 인버터에 적용, 평가하였다. 또한 태양광 인버터의 제어 성능을 시뮬레이션과 실험결과를 통하여 보여주고 검증하였다.

• 한국산학기술학회논문지
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• 제11권8호
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• pp.2968-2974
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• 2010

태양광 인버터는 계통과 태양광 시스템 사이의 공통 접속점에 고조파, 플리커, 고주파 노이즈가 없는 고품질 전력을 공급하는 핵심적인 역할을 한다. 일반적으로 비례-적분 (PI: Proportional Integral) 제어기는 정상상태 오차와 낮은 외란 제거 능력으로 인하여 교류 계통에서 만족할만한 성과를 얻지 못하나, 현장에서 이득 설정이 용이하므로 일반적으로 전압형 인버터 (VSI)에서 이용된다고 알려져 있다. 이 논문에서는 산업계에서 일반적으로 사용되는 비례-적분 제어기와 교류 계통의 상용주파수에서의 무한대의 이득 값을 가지며, 정상상태 에러 발생을 제거하며, 정지 좌표계에서 구현할 수 있는 비례-이득 (PR: Proportional Resonant) 제어기의 동작 원리, 설계 기법 등을 비교 분석하였다. PI와 PR 제어기의 분석 결과를 시뮬레이션과 실험을 통하여 그 타당성을 증명하였다. 두 제어기는 32-비트 고정소수점 연산을 하는 TMS320F2812 DSP 프로세서를 이용하여 구현하였고, 3kW 실험용 프로토타입 태양광 인버터를 제작하여 그 성능을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.126-142
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• 2016

This paper presents a wide-frequency-range, low-power transceiver with an automatic impedance-matching calibration for TV-white-space (TVWS) application. The wide-range automatic impedance matching calibration (AIMC) is proposed for the Drive Amplifier (DA) and LNA. The optimal $S_{22}$ and $S_{11}$ matching capacitances are selected in the DA and LNA, respectively. Also, the Single Pole Double Throw (SPDT) switch is integrated to share the antenna and matching network between the transmitter and receiver, thereby minimizing the systemic cost. An N-path filter is proposed to reject the large interferers in the TVWS frequency band. The current-driven mixer with a 25% duty LO generator is designed to achieve the high-gain and low-noise figures; also, the frequency synthesizer is designed to generate the wide-range LO signals, and it is used to implement the FSK modulation with a programmable loop bandwidth for multi-rate communication. The TVWS transceiver is implemented in $0.13{\mu}m$, 1-poly, 6-metal CMOS technology. The die area of the transceiver is $4mm{\times}3mm$. The power consumption levels of the transmitter and receiver are 64.35 mW and 39.8 mW, respectively, when the output-power level of the transmitter is +10 dBm at a supply voltage of 3.3 V. The phase noise of the PLL output at Band 2 is -128.3 dBc/Hz with a 1 MHz offset.

• 전기전자학회논문지
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• 제2권1호
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• pp.1-14
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• 1998

본 논문에서는 초고속 정보통신망에 이용할 수 있는 이동수신 시스템 단말기의 RF 핵심부품인 안테나, 저잡음 증폭기, 혼합기, VCO와 베이스밴드 처리부에서의 변복조 시스템을 연구하였다. 고속 디지털 통신을 행하는 경우, 안테나의 대역폭과 멀티패스에 의해 생기는 선택성 페이딩이 커다란 문제가 될 수 있는 데 이를 해결하기 위한 방안으로 루프구조의 자계 안테나 특성을 갖는 광대역 소형 MSA(Microstrip Antenna)를 설계 제작하였다. 2단 저잡음 증폭기는 잡음 특성이 우수한 NE32584C를 사용하여 첫단에서 0.4dB 이하의 잡음지수를 갖도록 최적화 하였으며, 두 번째 단은 충분한 이득을 얻을 수 있도록 설계하였다. 그 결과 전체 잡음 지수는 중심 주파수에서 약 0.5dB, 이득은 39dB를 얻었다. 분포형 주파수 혼합기는 Dual-Gate GaAs MESFET를 사용하여 입력단에 하이브리드를 사용하지 않고 10dB 이상의 LO/RF 분리도를 얻었고, 회로의 크기를 최소화하였다. 또한, 선형적인 혼합 신호를 출력하여 베이스밴드에서의 신호왜곡을 감소 시켰으며, 주파수 혼합작용과 증폭작용이 동시에 이루어지므로 변환이득을 얻을 수 있고 분포형 증폭이론을 적용하여 광대역특성을 갖도록 설계하였다. VCO(voltage control oscillator)의 설계는 대신호 해석을 통한 발진기 이론을 도입하여 비교적 안정된 신호를 출력할 수 있도록 설계 제작하였다. 베이스밴드 처리부의 변복조 시스템은 선호의 대역폭을 넓히고 내잡음 간섭성 등에 우수한 방식으로 알려져 있는 DS/SS(Direct Sequence/spread Spectrum) 방식의 시스템 설계이론을 적용하였다. 본 연구에서는 BER 특성이 우수하고 고속 디지털 신호처리에 유리한 DQPSK 변/복조방식을 채택하였으며 PN 부호 발생기는 m-계열 부호를 출력하도록 하였다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.65-73
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• 2003

본 논문은 진동형 각속도 검출 센서로부터 각속도 신호를 검출하는 애널로그 신호처리 ASIC의 구현에 관한 것이다. 각속도 검출 센서의 출력은 구조적으로 콘덴서의 용량변화로 나타나므로 이를 검출하기 위하여 전하 증폭기를 이용하였으며, 센서의 구동에 필요한 자체발진회로는 각속도 검출 센서의 공진 특성을 이용한 정현파 발진회로로 구현하였다. 특히 센서의 제조 공정으로 인한 특성 변화나 온도 변화와 같은 외부 요인에 의한 자체발진특성의 열화를 방지하기 위하여 자동이득조절회로를 사용하였다. 진동형 각속도 검출 센서의 동작특성에 의하여 진폭변조 형태로 나타나는 각속도 신호를 검출하기 위하여 동기검파회로를 사용하였다. 동기검파회로에서는 반송파의 크기에 따라 검파신호의 크기가 달라지는 현상을 방지하기 위하여 스위칭 방식의 곱셈회로를 사용하였다. 설계된 칩은 0.5㎛ CMOS 공정으로 구현하였으며, 1.2㎜×1㎜의 칩 크기로 제작되었다. 실험 결과 3V의 전원전압에서 3.6mA의 전류를 소비하였으며, 칩과 각속도 센서를 결합한 정상동작상태에서 직류에서 50㎐까지 잡음 스펙트럼 밀도는 -95 dBrms/√㎐에서 -100 dBrms/√㎐ 사이에 존재하였다.