• 마이크로전자및패키징학회지
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• 제14권3호
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• pp.65-71
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• 2007

칩 스택 패키지에 적용을 위해 폭 $75{\sim}10\;{\mu}m$, 길이 3mm의 트랜치 비아에 대해 도금전류밀도 및 rotating disc electrode(RDE)의 회전속도에 따른 Cu filling 특성을 분석하였다. RDE 속도가 증가함에 따라 트랜치 비아의 Cu filling 특성이 향상되었다. 트랜치 비아의 반폭 길이, 즉 트랜치 비아 폭의 1/2 길이와 이 트랜치 비아에 대해 95% 이상의 Cu filling 비를 얻기 위한 RDE 최소속도 사이에는 Nernst 관계식이 성립하여, 95%이상의 Cu filling비를 얻을 수 있는 최소 트랜치 비아의 반폭 길이는 RDE 속도의 제곱근의 역수에 직선적으로 비례하였다.

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.99-104
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• 2015

비아 필링에 있어서 void나 seam 생성이 없이 비아를 채우는 것은 매우 중요한 사항으로 전류밀도, 전류모드, 첨가제 등을 변화시켜 결함없는 비아를 얻어왔다. 그러나 다양한 첨가제의 부산물이 오염의 원인이 되며 도금액의 수명을 줄이는 문제점이 있었다. 본 연구에서는 오염을 최소화하기 위하여 다른 첨가제가 없이 JGB만을 사용하여 JGB 농도와 전류밀도 변화에 따른 비아 필링 현상을 연구하였다. 지름이 $15{\mu}m$이며 종횡비 4인 비아가 사용되었으며 펄스전류를 이용하여 도금을 하였다. 전류밀도는 $10{\sim}20mA/cm^2$, JGB 농도는 0~25 ppm까지 변화시키면서 JGB 농도와 전류밀도와 의 상관관계를 mapping 하였다. 그로부터 지름이 $15{\mu}m$이며 종횡비 4인 비아 필링의 최적 조건을 확립하였다.

• 대한금속재료학회지
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• 제49권5호
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• pp.388-394
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• 2011

High speed copper filling into TSV (through-silicon-via) for three dimensional stacking of Si chips was investigated. For this study, a tapered via was prepared on a Si wafer by the DRIE (deep reactive ion etching) process. The via had a diameter of 37${\mu}m$ at the via opening, and 32${\mu}m$ at the via bottom, respectively and a depth of 70${\mu}m$. $SiO_2$, Ti, and Au layers were coated as functional layers on the via wall. In order to increase the filling ratio of Cu into the via, a PPR (periodic pulse reverse) wave current was applied to the Si chip during electroplating, and a PR (pulse reverse) wave current was applied for comparison. After Cu filling, the cross sections of the vias was observed by FE-SEM (field emission scanning electron microscopy). The experimental results show that the tapered via was filled to 100% at -5.85 mA/$cm^2$ for 60 min of plating by PPR wave current. The filling ratio into the tapered via by the PPR current was 2.5 times higher than that of a straight via by PR current. The tapered via by the PPR electroplating process was confirmed to be effective to fill the TSV in a short time.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2004년도 추계 기술심포지움 초록집
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• pp.20-20
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• 2004

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.57-63
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• 2006

칩 스택 패키지의 삼차원 interconnection에 적용을 위해 폭 $75{\sim}10\;{\mu}m$, 길이 3mm의 트랜치 비아에 대해 전기도금전류밀도 및 전류모드에 따른 Cu filling 특성을 분석하였다. 직류모드로 $1.25mA/cm^{2}$에서 Cu filling한 경우, 트랜치 비아의 폭이 $75{\sim}35{\mu}m$ 범위에서는 95% 이상의 높은 Cu filling ratio를 나타내었다. 직류 전류밀도 $2.5mA/cm^{2}$에서 Cu filling한 경우에는 $1.25mA/cm^{2}$ 조건에 비해 열등한 Cu filling ratio를 나타내었으며, 직류모드에 비해 펄스모드가 우수한 Cu filling 특성을 나타내었다.

• 한국재료학회지
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• 제23권10호
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• pp.550-554
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• 2013

As continued scaling becomes increasingly difficult, 3D integration has emerged as a viable solution to achieve higher bandwidths and good power efficiency. 3D integration can be defined as a technology involving the stacking of multiple processed wafers containing integrated circuits on top of each other with vertical interconnects between the wafers. This type of 3D structure can improve performance levels, enable the integration of devices with incompatible process flows, and reduce form factors. Through silicon vias (TSVs), which directly connect stacked structures die-to-die, are an enabling technology for future 3D integrated systems. TSVs filled with copper using an electro-plating method are investigated in this study. DC and pulses are used as a current source for the electro-plating process as a means of via filling. A TiN barrier and Ru seed layers are deposited by plasma-enhanced atomic layer deposition (PEALD) with thicknesses of 10 and 30 nm, respectively. All samples electroplated by the DC current showed defects, even with additives. However, the samples electroplated by the pulse current showed defect-free super-filled via structures. The optimized condition for defect-free bottom-up super-filling was established by adjusting the additive concentrations in the basic plating solution of copper sulfate. The optimized concentrations of JGB and SPS were found to be 10 and 20 ppm, respectively.

• Journal of Welding and Joining
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• 제32권3호
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• pp.11-18
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• 2014

TSV(through silicon via) filling technology is making a hole in Si wafer and electrically connecting technique between front and back of Si die by filling with conductive metal. This technology allows that a three-dimensionally connected Si die can make without a large number of wire-bonding. These TSV technologies require various engineering skills such as forming a via hole, forming a functional thin film, filling a conductive metal, polishing a wafer, chip stacking and TSV reliability analysis. This paper addresses the TSV filling using Cu electrodeposition. The impact of plating conditions with additives and current density on electrodeposition will be considered. There are additives such as accelerator, inhibitor, leveler, etc. suitably controlling the amount of the additive is important. Also, in order to fill conductive material in whole TSV hole, current wave forms such as PR(pulse reverse), PPR(periodic pulse reverse) are used. This study about semiconductor packaging will be able to contribute to the commercialization of 3D TSV technology.

• Korean Chemical Engineering Research
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• 제54권6호
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• pp.723-733
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• 2016

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리 전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 추계학술대회 초록집
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• pp.171-172
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• 2009

TSV(through via silicon)를 이용한 Via의 Cu 충전에서 Seed 층의 역할은 전류의 흐름을 가능하게 하는 중요한 역할을 하고 있다. Via에 각각 Ti/Au, Ti/Cu를 증착한 후 Ti/Cu가 Ti/Au를 대체 할 수 있는지를 알아보기 위해 먼저 실리콘 웨이퍼에 via를 형성하고, 형성된 via에 기능성 박막층으로 절연층(SiO2) 및 시드층을 형성하였다. 전해도금을 이용하여 Cu를 충전한 결과 Ti/Au 및 Ti/Cu를 증착한 두 시편 모두 via와 seed층 접합면에 박리 등의 결함이 없었고, via 내부 또한 void나 seam 등이 관찰되지 않고 우수하게 충전된 것을 확인할 수 있었다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2011년도 춘계학술대회 논문집
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• pp.743-744
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• 2011