• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 전자공학회논문지SC
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• 제39권2호
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• pp.146-156
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• 2002

이 논문에서는 불규칙한 배선 구조에 대한 가상직선(virtual-straight line) 파라미터 추출 방법과 이를 이용한 새롭고 빠른 시간 영역에서의 시뮬레이션 방법론을 보이고 검증한다. 비선형인 트랜지스터의 특성을 고려한 인터컨넥트 회로의 시간영역에서의 신호응답은 모델차수감소법(model order reduction method)을 사용하여 수행된다. 모델차수감소법은 인터컨넥트 회로의 단위길이당 파라미터를 이용하므로 인터컨넥트의 길이가 서로 다르고 불규칙한 형태를 갖는 인터컨넥트에 대해서 직접적으로 모델차수감소법을 적용하기 위해 가상직선 모델을 사용하여 인터컨넥트의 파라미터를 추출한다. 또한 모델차수감소법은 일반적인 Berkeley SPICE의 모듈로 구성하여 인터컨넥트 회로의 시간영역 시간응답을 구하였으며 일반적인 회로 시뮬레이터인 HSPICE의 시뮬레이션 결과와 비교하여 잘 일치한다는 것을 보인다. 제안된 방법은 복잡한 다층 배선 구조에 대한 신속하고 정확한 시간영역 신호응답을 제공함으로써 고성능 VLSI 회로 설계에 유용하게 적용할 수 있다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.108-116
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• 1989

본 논문은 mixed level에서 VLSI회로의 논리설계를 검증하기 위한 논리 레벨 시뮬레이터인 LOSM(LOgic SIMulatos)에 대해서 논의한다. 본논문에서는 8개의 신호값과 2개의 신호강도를 이용하여 일반소자, 기능소자, transmission게이트 그리고 tri-state 게이트의 경우 종래의 시뮬레이터$^{[5~6,9]}$보다 정확한 결과를 얻을 수 있는 모델링 방법을 제안한다. LOSIM은 rise delay와 fall delay를 사용하여 주어진 회로에 대한 타이밍 분석과 hazard 분석이 가능하다. Hazard분석 및 검출은 5상태의 신호값과 time queue를 이용한 scheduled time을 이용한다. 개발된 알고리듬은 SUN-3/160 워크그테이션상에서 C-언어를 사용하여 구현되었으며, 정적 RAM셀과 비동기 회로에 대해서 프로그램의 동작 예재로 하였다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.77-83
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• 2004

VLSI 시스템에서 전력 소모를 줄이기 위해서는 메가블록이 동작하지 않는 동안 전원을 차단하여 누설 전류를 억제하는 방법이 효과적이다. 최근 들어 다중 문턱 전압 CMOS를 사용하여 전원을 차단하는 방법이 널리 연구되고 있으나, 동작 주파수가 증가함에 파라 전원 복귀에 필요한 시간이 짧아지게 되고, 짧은 시간에 전원이 복귀되면서 전원선에 대량의 전류가 순간적으로 흐르게 된다. 이에 따라 매우 큰 전원 잡음이 생겨서 전원 전압이 안정적이지 못하고 흔들리게 되며 이는 많은 경우 시스템의 오동작을 초래하게 된다. 본 논문에서는 이러한 문제점을 해결하기 위하여 새로운 전원 복귀 기법을 제안한다. 제안하는 기법은 메가블록의 전원이 차단되었다가 다시 복귀할 때 한꺼번에 전원을 켜는 것이 아니라 파이프라인 방식으로 몇 단계로 나누어 전원을 켬으로서 전원선에 흐르는 최대 전류 및 이에 따른 전원 잡음을 크게 억제한다. 제안하는 파이프라인 전원 복귀 기법을 검증하기 위해서 컴팩트 플래시 메모리 제어기 칩에 본 기법을 적용하여 곱셈기 블록의 전원을 차단하고 복귀할 때의 전원 잡음을 모의실험하고 분석하였다. 모의실험 결과, 제안하는 기법은 기존의 전원 차단 기법에 비해 전원 잡음을 매우크게 줄일 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 전자공학회논문지B
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• 제31B권3호
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• pp.103-114
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• 1994

This paper proposes an implementation of DCT (Discrete Cosine Transform) and IDCT (Inverse DCT) using a fast DCT algorithm with shift and addition operations instead of multiplications Based on the proposed algorithm, a new VLSI architecture for the DCT and the IDCT is proposed. It shows modularity , regularity and capability for multiprocessing. Its performance is also simulated by a simulation software, "Compass". The results of the simulation provide the quality of decompression images, the increase in processing speed, representing the superiority of the proposed architecture.

• 전자공학회논문지A
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• 제33A권5호
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• pp.108-116
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• 1996

A semiconductor process imulator operated in windows$^{TM}$ environment has been developed. two-dimensional process simulation in personal computer has been enabled due to the improvement of CPU speed and the efficient use of memory. The process simulator in this paper is capable of calculating diffusion, oxidation, ion implantation, etching and deposition in two-dimensional manner. In addition, graphic-user-friendly editor, parser, and multi-dimensional graphical routine is also available in the devloped simulator.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 1999년도 추계학술대회 논문집
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• pp.272-277
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• 1999

The necessity of voice recording device was increased using voice signal IC with designed LSI/VLSI. The control unit which developed here voice recorder has low power dissipation, portable, and comfortable using voice source. However, the Korea voice recorder abilities far behind of foreign products for its performance and size on sailing. So we used Chua circuit to improvement voice quality abilities after minimize power supply device and circuit by designing voice recording device into lower power dissipation power circuit.

• 한국항행학회논문지
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• 제13권1호
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• pp.62-67
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• 2009

VLSI 설계를 위한 회로 시뮬레이션, 영상처리, 구조 공학, 항공역학 등 공학 분야에서 대형 선형시스템 방정식의 해를 구하기 위해 고성능 컴퓨터에 대한 요구가 증가되고 있다. 이런 요구를 충족하기 위해 많은 다양한 병렬처리시스템이 제안되고 제작되고 있다. 선형시스템의 특성에 따라 그 해를 구하기 위한 적절한 알고리즘이 필요하다. 선형시스템 방정식의 해를 구하기 위해 여러 가지 직접법, 반복법이 사용되고 있다. 본 연구에서는 대형 스파스 행렬 형태를 가진 선형시스템 방정식의 해를 구하기 위해 지능적인 병렬반복법을 제안하고 효율성을 시뮬레이션에 의해 증명하였다.