• 대한전자공학회논문지SD
• /
• 제39권3호
• /
• pp.73-84
• /
• 2002

불규칙하고 복잡한 다층(multi-layer) VLSI 배선의 커패시턴스 추출을 위한 빠르고 정확한 새로운 방법을 개발하였다. 복잡한 다층 배선구조에서 3차원 field-solver를 사용하여 커패시턴스를 구하는 것은 현실적이지 않기 때문에 근사적 3차원 커패시턴스 추출 방법을 제안한다. 꺽이는 부분(bend)과 상이한 배선사이의 거리를 갖는 동일한 층내의 배선은 불연속한 부분과 만나는 곳을 분할하고 각각의 부분에 2차원 커패시턴스 추출 방법을 사용하여 커패시턴스를 추출하였다. 또한 차폐층(shielding layer)을 갖는 다층 배선 구조에서의 커패시턴스는 시스템 내의 전하의 분포를 조사함으로써 시스템을 간소화 시킨 후 평판 그라운드 기반 2차원 커패시턴스와 간단한 구조로부터 독립적으로 계산될 수 있는 차폐효과를 결합하여 근사적3차원 커패시턴스 추출 방법을 적용하였다. 불규칙한 다층 배선 구조에 대하여 설계된 레이아웃으로부터 해석적으로 구할 수 있는 변수와 평판 그라운드를 사용한 2차원 커패시턴스 추출 방법을 사용하므로 정확하면서도 신속하게 커패시턴스를 추출할 수 있어 일반적인 3차원 방법보다 비용 측면에서 훨씬 효과적이다. 제안된 근사적 3차원 방법을 통해 구한 커패시턴스는 3차원 field-solver를 기반으로 구한 커패시턴스와 오차율 5% 이내의 정확성을 나타낸다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 추계종합학술대회 논문집
• /
• pp.975-978
• /
• 1999

The transmission line effects of IC interconnects have a substantial effect on a hish-speed VLSI circuit performance. The effective transmission lime parameters are changed with the increase of the operation frequency because of the skin of the skin effect, proximity effect, and silicon substrate. A new signal delay estimation methodology based on the RLC-distributed circuit model is presented ［2］. The methodology is demonstrated by using SPICE simulation and a high-frequency experiment technique.

• 전자공학회논문지SC
• /
• 제39권2호
• /
• pp.146-156
• /
• 2002

이 논문에서는 불규칙한 배선 구조에 대한 가상직선(virtual-straight line) 파라미터 추출 방법과 이를 이용한 새롭고 빠른 시간 영역에서의 시뮬레이션 방법론을 보이고 검증한다. 비선형인 트랜지스터의 특성을 고려한 인터컨넥트 회로의 시간영역에서의 신호응답은 모델차수감소법(model order reduction method)을 사용하여 수행된다. 모델차수감소법은 인터컨넥트 회로의 단위길이당 파라미터를 이용하므로 인터컨넥트의 길이가 서로 다르고 불규칙한 형태를 갖는 인터컨넥트에 대해서 직접적으로 모델차수감소법을 적용하기 위해 가상직선 모델을 사용하여 인터컨넥트의 파라미터를 추출한다. 또한 모델차수감소법은 일반적인 Berkeley SPICE의 모듈로 구성하여 인터컨넥트 회로의 시간영역 시간응답을 구하였으며 일반적인 회로 시뮬레이터인 HSPICE의 시뮬레이션 결과와 비교하여 잘 일치한다는 것을 보인다. 제안된 방법은 복잡한 다층 배선 구조에 대한 신속하고 정확한 시간영역 신호응답을 제공함으로써 고성능 VLSI 회로 설계에 유용하게 적용할 수 있다.

• 대한전자공학회논문지SD
• /
• 제41권2호
• /
• pp.47-54
• /
• 2004

현재까지 연결선을 타이밍(timing) 관점에서 해석하려는 시도들은 많았지만, 전력 소모의 관점에서 해석하려는 시도는 많지 않았다. 그러나 지금은 연결선의 저항 성분과 신호의 상승 시간이 점차 증가하는 추세에 따라 회로 연결선에서의 전력 소모가 증가하고 있는 시점이다. 특히, 클럭 신호선의 경우 칩 전체 전력 소모 중 30％ 이상을 차지하고 있다. 따라서 회로 연결선에서의 전력 소모를 효과적으로 계산하는 방법이 필요하며, 본 논문에서는 회로 연결선의 동적 전력 소모를 계산하는 간단하면서도 정확한 방법을 제시하고자 한다. 사이즈가 큰 연결선의 동적 전력 소모를 계산하기 위한 축소 모형을 제안하고, 이 축소모형을 구성하는 방법을 제시한다. 제안한 축소 모형의 해석을 통해 연결선 전체의 동적 전력 소모를 근사할 수 있음을 보이고, 이를 간단히 계산하는 방법을 제안 하고자 한다. 노드 수 100∼1000개까지 RC 회로에 대해 제안한 방법을 적용한 결과 연결선의 전력 소모는 HSPICE에 비해 1.86％의 평균 상대 오차 및 9.82％의 최대 상대 오차를 보였다.

• 전자공학회논문지C
• /
• 제36C권5호
• /
• pp.13-26
• /
• 1999

본 논문은 다양한 회로 연결선 모형 중에서 연결선 변수 및 동작 환경에 다라 최적 모형을 쉽게 선택할 수 있는 기준을 제시하고자 한다. 이를 위하여 먼저 연결선의 총 저항, 인덕턴스, 커패시턴스 값 및 신호의 동작주파수를 기반으로 정량적 모형화 오차 분석에 근거하여 인덕턴스의 영향을 고려하여 모형화해야 하는 RLC-class 모형 영역과 그럴 필요가 없는 RC-class모형 영역으로 분할하는 방법을 제시한다. 칩 내부 연결선의 대부분을 차지하는 RC-class 회로 모형은 모형 차수 축소 기법을 통하여 효율적으로 해석될 수 있다. RLC-class 회로 모형은 주어진 허용 모형화 오차 및 전기 변수에 따라 ILC(Iterative Ladder Circuit) 거시 모형, MC(Method of Characteristics)거시 모형 및 상태 기반 컨벌루션(comvolution) 방법 중에서 최적인 모형을 선정하게 된다. 본 논문은 SPICE류의 범용 회로 시뮬레이션 앨고리즘을 가정할 때, 세부 모형들의 시뮬레이션 비용을 감안하고서 최적 모형을 찾는 영역 구성도를 제시한다. 본 논문에서 제시하는 거시모형화 방법은 회로의 수동성을 유지하며, 따라서 무조건적 안정도를 보장할 수 있다.

• 대한전자공학회논문지SD
• /
• 제41권11호
• /
• pp.53-59
• /
• 2004

본 논문은 3차원 연결선 모형을 이용하여 효율적으로 회로 연결선에 기생하는 커패시턴스 성분을 추출하는 방법을 제안한다. 제안한 방법은 경험식에 의한 방법 중 2차원 연결선 모형의 커패시턴스를 추출하는 알고리즘을 이용하여 수행시간을 개선하였고, 정확도의 오차를 줄이기 위하여 3차원 커패시턴스 추출에서 이용되는 모형화 방법을 적용하였다. 이 방법은 FastCap을 이용하여 실험한 결과와 비교하면 1.8%의 오차 범위에서 952배의 시간 이득을 얻을 수 있다. 제안한 방법은 VLSI 시스템의 칩 내 외부 연결선의 전기적 변수 추출에 효과적으로 이용될 수 있을 것이다.

• 대한전자공학회논문지SD
• /
• 제41권4호
• /
• pp.101-112
• /
• 2004

본 논문에서는 3차원 인터커넥트(3D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD: Alternating Direction Implicit Finite Difference Time Domain)법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였고, 개발한 ADI-유한차분시간영역법을 이용하여 3.3 V CMOS 기술로 설계된 샘플러 회로의 일부의 영역에 대해 컴퓨터 모의 실험 결과하여 입력된 구형 전압 신호가 금속 배선을 거치면서 5∼10 ps의 신호 지연과 0.1∼0.2 V의 신호 왜곡이 발생되는 것을 확인하였다. 결론적으로 ADI-유한차분시간영역법을 이용한 풀-웨이브 해석을 통하여 고속의 VLSI 인터커넥트에서의 전자기 현상을 정확하게 분석할 수 있음을 제시하였다.

• 전자공학회논문지C
• /
• 제36C권3호
• /
• pp.26-34
• /
• 1999

실리콘 집적회로 인터컨넥트에서 전송선 파라미터를 추출하는 새로운 방법을 제시하고 이를 실험적으로 고찰 한다. 실리콘 기판 위에 있는 전송선에서의 신호는 PCB (printed circuit board)혹은 MCM (multi-chip module)의 인터컨넥트와 같은 마이크로 스트립 구조에서 가정하는 quasi-TEM 모드가 아니라 slow wave mode (SWM)로 대부분의 에너지가 전송되기 때문에 기판의 효과를 고려하여 전송선 파라미터를 추출한다. 실리콘 기판에서 전계 및 자계의 특성을 고려하여 커패시턴스 파라미터의 계산을 실리콘 표면을 그라운드로 설정하고 계산하고 인덕턴스는 단일 전송선 모델로부터 추출한 실효 유전상수를 도입하여 계산한다. 제안한 전송선 파라미터 추출 방법의 타당성을 검증하기 위하여 테스트 패턴을 제작하여 실험적 파리미터 추출 값이 제시한 방법의 결과와 약 10% 이내에서 일치한다는 것을 보여 계산 방법의 타당성을 입증한다. 또한 고속 샘플링 오실로스코프(TDR/TDT 메터) 측정을 통하여 제시한 방법이 크로스톡 노이즈를 정확히 예측 할 수 있는 반면 흔히 사용하고 있는 기판의 효과를 고려하지 않는 RC 모델 혹은 ？ 모델은 약 20∼25% 정도 과소 오차(underestimation error)를 보인다는 것을 보인다.

• Journal of Electrical Engineering and information Science
• /
• 제2권5호
• /
• pp.17-26
• /
• 1997

Interconnect characterization on a wafer level was performed. Test patterns for single, two-coupled, and triple-coupled lines ere designed by using 0.5$\mu\textrm{m}$ CMOS process. Then interconnect capacitances and resistances were experimentally extracted by using tow port network measurements, Particularly to eliminate parasitic effects, the Y-parameter de-embedding was performed with specially designed de-embedding patterns. Also, for the purpose of comparisons, capacitance matrices were calculated by using the existing CAD model and field-solver-based commercial simulator, METAL and MEDICI. This work experimentally verifies that existing CAD models or parameter extraction may have large deviation from real values. The signal transient simulation with the experimental data and other methodologies such as field-solver-based simulation and existing model was performed. as expected, the significantly affect on the signal delay and crosstalk. The signal delay due to interconnects dominates the sub-micron-based a gate delay (e.g., inverter). Particularly, coupling capacitance deviation is so large (about more than 45% in the worst case) that signal integrity cannot e guaranteed with the existing methodologies. The characterization methodologies of this paper can be very usefully employed for the signal integrity verification or he electrical design rule establishments of IC interconnects in the industry.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
• /
• pp.439-442
• /
• 2004

Timing delays due to VLSI circuit interconnects strongly depend on neighbor line switching patterns as well as input transition time. Considering both the input transition and input switching pattern, a new analytical timing delay model is developed by using the decoupling technique of transfer multi-coupled lines into an effective single line. The analytical timing delay model can determine the timing delay of multi-coupled lines accurately as well as rapidly. It is verified by using DSM-Technology ($0.1{\mu}m$ /low-k copper-based process) that the model has excellent agreement with the results of SPICE simulation.