• 대한전자공학회논문지SD
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• 제41권4호
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• pp.101-112
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• 2004

본 논문에서는 3차원 인터커넥트(3D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD: Alternating Direction Implicit Finite Difference Time Domain)법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였고, 개발한 ADI-유한차분시간영역법을 이용하여 3.3 V CMOS 기술로 설계된 샘플러 회로의 일부의 영역에 대해 컴퓨터 모의 실험 결과하여 입력된 구형 전압 신호가 금속 배선을 거치면서 5∼10 ps의 신호 지연과 0.1∼0.2 V의 신호 왜곡이 발생되는 것을 확인하였다. 결론적으로 ADI-유한차분시간영역법을 이용한 풀-웨이브 해석을 통하여 고속의 VLSI 인터커넥트에서의 전자기 현상을 정확하게 분석할 수 있음을 제시하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.53-59
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• 2004

본 논문은 3차원 연결선 모형을 이용하여 효율적으로 회로 연결선에 기생하는 커패시턴스 성분을 추출하는 방법을 제안한다. 제안한 방법은 경험식에 의한 방법 중 2차원 연결선 모형의 커패시턴스를 추출하는 알고리즘을 이용하여 수행시간을 개선하였고, 정확도의 오차를 줄이기 위하여 3차원 커패시턴스 추출에서 이용되는 모형화 방법을 적용하였다. 이 방법은 FastCap을 이용하여 실험한 결과와 비교하면 1.8%의 오차 범위에서 952배의 시간 이득을 얻을 수 있다. 제안한 방법은 VLSI 시스템의 칩 내 외부 연결선의 전기적 변수 추출에 효과적으로 이용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.78-85
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• 2000

본 논문에서는 고속 VLSI 회로 내의 전송선에서 발생하는 전달지연시간을 계산하는 해석적 모델을 제시하고 그 모델의 정확성을 실험적으로 검증한다. 새로 제시한 모델은 표피효과, 근접효과 그리고 실리콘 기판에 의한 전성선 파라미터 변화를 고려하기 때문에 이들 영향을 반영한 새로운 인터커넥트 회로모델에 대하여 시간지연 모델을 구현한다. 모델의 정확성을 검증하기 위해 코플레너(coplanar)와 마이크로 스트립구조가 결합한 패턴의 모델을 0.35${\mu}m$ CMOS 공정을 사용하여 제작하였다. 이들 테스트 패턴에 대한 실험적 검증을 통하여 모델이 약 10% 이내의 오차범위에서 정확하다는 것을 보인다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.25-33
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• 2011

Chip 동작 주파수가 상승함에 따라, 온-칩 인터커넥에서 인덕턴스 문제 대한 우려가 증가하고 있다. 본 논문에서는 VLSI 설계에서 인덕턴스 효과가 큰 인터커넥을 선택하는 2단계의 인덕턴스 screening tool을 소개한다. Technology가 scaling함에 따라 인터커넥의 단면이 줄어들어 저항이 증가한다. 저항의 증가는 인덕턴스의 영향을 줄이는 효과가 있다. 따라서 각각 다른 CMOS 공정(0.25${\mu}m$, 0.13${\mu}m$, 90nm)을 사용하여 디자인된 칩을 개발한 tool로 실험함으로써 technology scaling에 따른 인덕턴스 영향을 분석해 보았다. 인덕턴스 screening tool의 결과는 디자인의 0.1% 이내의 net들이 작동 주파수에서 인덕턴스 문제를 보임으로써, 모든 인터커넥에 인덕턴스 모델을 추가하는 대신 인덕턴스 screening을 한 후 필요한 인터커넥에만 추가하는 것이 효율적임을 알 수 있다. 대부분 test chip들이 본래 칩 동작 주파수에서는 인덕턴스 영향이 문제되지 않았지만, 주파수를 높일 경우 문제가 되는 인터커넥들을 찾아낼 수 있었다. 본 연구에서 개발한 인덕턴스 screening tool은 회로 설계자들에게 유용한 지침을 제공할 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.650-653
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• 2002

The increaseing speeds are accompanied by decreases in pulse rise and fall time in VLSI circuits. These accenturate the high frequency spectral contents of the signals and cause the frequency dependent loss of the conductors which interconnect the various sub-circuits composing of VLSI circuit. The lossy effect is approximated by the square root of frequency dependence of the per unit length resistance. In the practical applications, several problems may arise along with this approximation, so we extend our investigation of the lossy effect by numerical Laplace inversion method.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.260-266
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• 2007

Analytical compact form models for the signal transients and crosstalk noise of inductive-effect-prominent multi-coupled RLC lines are developed. Capacitive and inductive coupling effects are investigated and formulated in terms of the equivalent transmission line model and transmission line parameters for fundamental modes. The signal transients and crosstalk noise expressions of two coupled lines are derived by using a waveform approximation technique. It is shown that the models have excellent agreement with SPICE simulation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.439-442
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• 2004

Timing delays due to VLSI circuit interconnects strongly depend on neighbor line switching patterns as well as input transition time. Considering both the input transition and input switching pattern, a new analytical timing delay model is developed by using the decoupling technique of transfer multi-coupled lines into an effective single line. The analytical timing delay model can determine the timing delay of multi-coupled lines accurately as well as rapidly. It is verified by using DSM-Technology ($0.1{\mu}m$ /low-k copper-based process) that the model has excellent agreement with the results of SPICE simulation.

• 대한전자공학회논문지SD
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• 제39권3호
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• pp.73-84
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• 2002

불규칙하고 복잡한 다층(multi-layer) VLSI 배선의 커패시턴스 추출을 위한 빠르고 정확한 새로운 방법을 개발하였다. 복잡한 다층 배선구조에서 3차원 field-solver를 사용하여 커패시턴스를 구하는 것은 현실적이지 않기 때문에 근사적 3차원 커패시턴스 추출 방법을 제안한다. 꺽이는 부분(bend)과 상이한 배선사이의 거리를 갖는 동일한 층내의 배선은 불연속한 부분과 만나는 곳을 분할하고 각각의 부분에 2차원 커패시턴스 추출 방법을 사용하여 커패시턴스를 추출하였다. 또한 차폐층(shielding layer)을 갖는 다층 배선 구조에서의 커패시턴스는 시스템 내의 전하의 분포를 조사함으로써 시스템을 간소화 시킨 후 평판 그라운드 기반 2차원 커패시턴스와 간단한 구조로부터 독립적으로 계산될 수 있는 차폐효과를 결합하여 근사적3차원 커패시턴스 추출 방법을 적용하였다. 불규칙한 다층 배선 구조에 대하여 설계된 레이아웃으로부터 해석적으로 구할 수 있는 변수와 평판 그라운드를 사용한 2차원 커패시턴스 추출 방법을 사용하므로 정확하면서도 신속하게 커패시턴스를 추출할 수 있어 일반적인 3차원 방법보다 비용 측면에서 훨씬 효과적이다. 제안된 근사적 3차원 방법을 통해 구한 커패시턴스는 3차원 field-solver를 기반으로 구한 커패시턴스와 오차율 5% 이내의 정확성을 나타낸다.

• 한국공간정보시스템학회 논문지
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• 제7권2호
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• pp.57-66
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• 2005

고속도로 연결문제(Interconnecting Highways problem)는 VLSI 설계, 광 또는 유선 네트워크의 설계, 도로 건설 계획 등의 분야에서 도출되는 여러 가지 배치문제들을 대표하는 추상화 된 문제이다. 도로 건설에 있어 기존의 지점들을 가장 짧은 거리로 상호 연결하는 도로망은 다른 도로망들에 비해 경제적인 면에서 많은 이익을 가져다준다. 즉, 기존의 도로나 도시들을 상호 연결하는 새로운 도로망을 찾는 문제는 중요한 이슈가 된다. 본 논문에서는 NP-hard 문제인 고속도로 연결문제에 대해 '최적에 점근하는 결과치'를 내는 근사방법을 제안한다. 이 방법은 컴퓨팅 자원이 지원되는 한 최적치에 점근하는 근사-결과치를 구할 수 있도록 한다. 따라서 실제 응용에서는 제안된 근사방법에서 산출되는 근사치를 사실상의 최적치로 간주할 수 있게 된다. 선행연구에서의 근사방법과 달리 본 논문에서 제안된 방법은 주어진 문제 인스턴스의 속성에 부합하는 알고리즘을 만들어 낼 수 있도록 하는 큰 장점을 가진다.

• Journal of Electrical Engineering and information Science
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• 제2권5호
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• pp.17-26
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• 1997

Interconnect characterization on a wafer level was performed. Test patterns for single, two-coupled, and triple-coupled lines ere designed by using 0.5$\mu\textrm{m}$ CMOS process. Then interconnect capacitances and resistances were experimentally extracted by using tow port network measurements, Particularly to eliminate parasitic effects, the Y-parameter de-embedding was performed with specially designed de-embedding patterns. Also, for the purpose of comparisons, capacitance matrices were calculated by using the existing CAD model and field-solver-based commercial simulator, METAL and MEDICI. This work experimentally verifies that existing CAD models or parameter extraction may have large deviation from real values. The signal transient simulation with the experimental data and other methodologies such as field-solver-based simulation and existing model was performed. as expected, the significantly affect on the signal delay and crosstalk. The signal delay due to interconnects dominates the sub-micron-based a gate delay (e.g., inverter). Particularly, coupling capacitance deviation is so large (about more than 45% in the worst case) that signal integrity cannot e guaranteed with the existing methodologies. The characterization methodologies of this paper can be very usefully employed for the signal integrity verification or he electrical design rule establishments of IC interconnects in the industry.