• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.581-584
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• 2004

This paper presents an efficient heuristic algorithm to avoid crosstalk which effects to delay of CMOS digital circuit by downsizing and upsizing of Gate. The proposed algorithm divide into two step, step1 performs downsizing of gate, step2 performs upsizing, so that avoid adjacent aggressor to critical path in series. The proposed algorithm has been verified on LGSynth91 benchmark circuits and Experimental results show an average $8.64\%$ Crosstalk Avoidance effect. This result proved new potential of proposed algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.679-682
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• 1998

This paper presents the VLSI implementation of RS(reed-solomon) decoder using the Modified Euclidean Algorithm(hereafter MEA) for DVD(Digital Versatile Disc) and CD(Compact Disc). The decoder has a capability of correcting 8-error or 16-erasure for DVD and 2-error or 4-erasure for CD. The technique of polynomial evaluation is introduced to realize syndrome calculation and a polynomial expansion circuit is developed to calculate the Forney syndrome polynomial and the erasure locator polynomial. Due to the property of our system with buffer memory, the MEA architecture can have a recursive structure which the number of basic operating cells can be reduced to one. We also proposed five criteria to determine an uncorrectable codeword in using the MEA. The overall architecture is a simple and regular and has a 4-stage pipelined structure.

• 전력전자학회논문지
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• 제6권6호
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• pp.564-571
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• 2001

본 논문은 휴대용 기기를 위한 고효율의 저전압용 DC/DC 컨버터의 고집적회로에 관한 연구이다. 컨버터의 모든 능동 소자들은 0.65$\mu\textrm{m}$표준 CMOS 공정을 사용하여 단일 칩으로 구현하였다 수종 소자들의 크기를 줄이기 위해서 1MHz의 주파수에서 동작하며 높은 주파수에서 의스위칭 손실을 최소화하기 위하여 ZVS 방식으로 설계하였다. 시뮬레이션 결과 출력 전압이 2V일때 1W의 출력을 가지며 full 부하에서 95%의 효율을 보였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.316-321
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• 2000

In this paper, we proposed MBDD(Modified Binary Decision Diagram) as a multi-level logic synthesis method and a vertex of MBDD to NMOS transistors matching. A vertex in MBDD is matched to a set of NMOS transistors. MBDD structure can be achieved through transformation steps from BDD structure. MBDD can represent the same function with less vertices less number of NMOS transistors, consequently capacitance of the circuit can be reduced. Thus the power dissipation can be reduced. We applied MBDD to a full odder and a 4-2compressor. Comparing the 4-2compressor block with other synthesis logic, 31.2% reduction and 19.9% reduction was achieved in numbers of transistors and power dissipation respectively. In this simulation we used 0.8 ${\mu}{\textrm}{m}$ fabrication parameters.

• 전자공학회논문지A
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• 제32A권1호
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• pp.234-243
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• 1995

An arry circuit is designed for parallel computation of vector-radix 2-D discrete cosine transform (VR-FCT) which is a fast algorithm of DCT. By using a 2-D array of processing elements (PEs), the butterfly structure of the VR-FCT can be efficiently implemented with high condurrency and local communication geometry. The proposed implementation features architectural medularity, regularity and locality, so that it is very suitable for VLSI realization. Also, no transposition memory is required. The array core for (8$\times$8) 2-D DCT, which is designed usign ISRC 1.5.mu.m N-Well CMOS technology, consists of 64 PEs arranged in (8$\times$8) 2-D array and contains about 98,000 transistors on an area of 138mm$^{2}$. From simulation results, it is estimated that (8$\times$8) 2-D DCT can be computed in about 0.88 .mu.sec at 50 MHz clock frequency, resulting in the throughput rate of about 72${\times}10^[6}$ pixels per second.

• 전자공학회논문지B
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• 제32B권3호
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• pp.66-76
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• 1995

In this research, a mesh connected VLSI structure is proposed for the real time computation of the generalized Hough transform(GHT). The purpose of the research is to design a generalized Hough transformer that can be realized as a single chip processor. The GHT has been modified to yield a highly parallel structure consisting of simple processing elements(PEs) and communication networks. In the proposed structure, the GHT can be computed by first assigning an image pixel to a PE and performing shift and add operations. The result of the CAD circuit simulation shows that it can be computed in the time proportional to the number of pixels in the pattern. In addition to the Hough transformer, the peak detector has been designed to reduce 1)the number of the I/O operations between the transformer and the host computer and 2) the host computer's burden for peak detection by transmitting only the local peaks detected from the transformed accumulator. It is expected that the proposed single chip Hough transformer with peak detector makes a fast and inexpensive edge based object recognition systems possible for many industrial and military applications.

• 한국통신학회논문지
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• 제8권1호
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• pp.30-37
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• 1983

LSI CAD 시스템에 있어서 가장 중요한 휴러시틱 레이아웃 알고리즘을 제안하고 있다. 배치 알고리즘으로서는 인간이 작성한 논리설계회로 도면상의 모듈의 위치를 그대로 배치에 반영함으로써 인간의 종합판단력을 이용한 배치방법을 제안하였다. 제안된 방법의 유용성을 보이기 위해 종래 사용되고 있는 클러스터 성장배치법과 비교하는 프로그램 실험을 행하였다. 배선 알고리즘으로서는 종래 Maze법이 갖는 단점 즉 기억용량 과다문제를 줄이기 위한 방법을 제안했다.

• Journal of Electrical Engineering and Technology
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• 제13권1호
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• pp.362-371
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• 2018

This work proposes FPGA implementation of Carrier Disposition PWM for closed loop seven level diode clamped multilevel inverter in speed control of induction motor. VLSI architecture for carrier Disposition have been introduced through which PWM signals are fed to the neutral point seven level diode clamped multilevel using which the speed of the induction motor is controlled. This proposed VLSI architecture makes the power circuit to work better with reduced stresses across the switches and a very low voltage and current total harmonic distortion (THD). The output voltages, currents, torque & speed characteristics for seven level neutral point diode clamped multilevel inverter for AC drive was studied. It has observed the proposed scheme introduces less distortion and harmonics. The results were validated using real time results.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (상)
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• pp.433-436
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• 2002

VLSI 칩 설계는 매우 복잡한 공정이기 때문에 여러 단계, 즉 크게 분류하여 구조 설계, 논리 설계, 물리 설계 등의 과정을 거쳐 완성하게 된다. 그리고 각 단계에서는 그 단계에서 사용될 수 있는 소프트웨어의 도움을 받게 되며, 이런 소프트웨어의 도움 없이는 오늘날의 고밀도 칩 설계는 불가능하다. 각 단계에서 사용되는 소프트웨어의 주요한 기능 중 하나가 시뮬레이션 등을 통한 설계의 적합성을 테스트하는 것이라면 또 다른 주요한 기능은 설계자로 하여금 눈으로 확인하며, 변형된 설계의 일부를 눈으로 볼 수 있도록 보여주는 기능이라고 볼 수 있다. 논 본문에서는 칩 설계에서 가장 복잡한 단계라고 볼 수 있는 물리 설계 과정에 사용될 수 있는 Viewer를 설계하고 구현하여 제안한 Viewer를 통하여 회로의 정보를 보여 주며, 또한 상이한 레이아웃을 비교할 수 있도록 도와 준다. 설계된 Viewer 는 비록 초기버전이지만 물리 설계 단계에서 매우 중요한 정보, 예를 들어 critical net, 상이한 배치 등을 눈으로 확인하게 도와줌으로써 물리 설계에 관계된 다른 소프트웨어의 성능 개선을 유도할 수 있으며 또 실제 칩 설계 현장에서 바로 사용될 수 있기 때문에 실용성이 매우 높다.